公开(公告)号：KR1020140113782A

公开(公告)日：2014-09-25

申请号：KR1020130026947

申请日：2013-03-13

Applicant: 삼성전자주식회사

Inventor： 설호석 ,  배승준 ,  손영수 ,  송호성

IPC: G11C7/10

CPC classification number: H03K19/0005

Abstract: Disclosed are an on-die termination circuit which changes an offset code of a ZQ calibration circuit in response to a ZQ calibration result value, and a semiconductor device including the same. The on-die termination (ODT) circuit includes: a calibration unit, an offset-code generating unit, an adder, and an ODT unit. The calibration unit generates a pull-up code and a pull-down code. The offset code generates a pull-up offset code and a pull-down offset code based on a mode-register-set signal, the pull-up code, and the pull-down code. The adder adds the pull-up offset code and the pull-down offset code to the pull-up code and the pull-down code, respectively, and generates a pull-up calibration code and a pull-down calibration code. The ODT unit changes ODT resistance in response to the pull-up calibration code and the pull-down calibration code.

Abstract translation: 公开了一种片上终端电路，其响应于ZQ校准结果值改变ZQ校准电路的偏移码，以及包括该补偿码的半导体器件。 片上终端（ODT）电路包括：校准单元，偏移码生成单元，加法器和ODT单元。 校准单元生成一个上拉代码和一个下拉代码。 偏移代码基于模式寄存器设置信号，上拉代码和下拉代码产生上拉偏移代码和下拉偏移代码。 加法器分别将上拉偏移代码和下拉偏移代码加到上拉代码和下拉代码，并产生一个上拉校准代码和一个下拉校准代码。 ODT单元根据上拉校准代码和下拉校准代码改变ODT电阻。

公开(公告)号：KR100735024B1

公开(公告)日：2007-07-03

申请号：KR1020050133932

申请日：2005-12-29

Applicant: 삼성전자주식회사

Inventor： 추철환 ,  송호성

IPC: G11C8/06

CPC classification number: G11C8/18 ,  G11C7/04 ,  G11C7/1045 ,  G11C7/1072 ,  G11C7/22 ,  G11C8/12 ,  G11C11/4076 ,  G11C11/4082 ,  G11C29/18

Abstract: An address converter of a semiconductor device and a semiconductor memory device are provided to prevent stress from being concentrated on a specific memory cell by performing random mapping to designate different address whenever a power supply voltage is applied though data of the same address are input. A clock generation part(110) generates at least one clock signal when a source voltage is applied. A control signal setting unit sets a control signal during a mode setting operation. A polarity selection signal generation part(120) generates at least one polarity selection signal in response to the clock signal and the control signal. An address conversion part(130) outputs a converted address by converting at least one bit of an address input from the outside in response to the polarity selection signal.

Abstract translation: 提供半导体器件的地址转换器和半导体存储器件，以通过执行随机映射来指示不同的地址，以通过输入相同的地址的数据来施加电源电压，来将紧张集中在特定的存储器单元上。 当施加电源电压时，时钟产生部分（110）产生至少一个时钟信号。 控制信号设定单元在模式设定操作期间设定控制信号。 极性选择信号产生部分（120）响应于时钟信号和控制信号产生至少一个极性选择信号。 地址转换部分（130）响应于极性选择信号，通过转换从外部输入的地址的至少一位输出转换的地址。

公开(公告)号：KR1020070022555A

公开(公告)日：2007-02-27

申请号：KR1020050076985

申请日：2005-08-22

Applicant: 삼성전자주식회사

Inventor： 남정식 ,  송호성

IPC: G11C29/00

Abstract: 본 발명은 반도체 메모리 장치의 기입 성능 테스트 장치로서 모드 등록 설정 데이터를 이용하여 기입 시간(Last data
- in to Row
- Precharge) 파라메타를 악화시키도록 조정하여서 기입 실패를 검출하는 반도체 메모리 장치를 공개한다. 그 장치는 한쌍의 비트라인들, 한쌍의 P-및 N-센스 증폭기들, 기입 구동 장치등을 갖는 반도체 메모리 장치에 있어서, 외부 입력장치로부터 입력 데이터를 받아 소정의 데이터를 비트라인상으로 출력하고 테스트 모드시에 모드 등록 장치로부터 발생되는 제1 등록 모드 설정 데이터를 응하여 구동되는 그의 구동 능력이 정상 모드시에 외부 입력장치로부터 소정의 입력 데이터를 받아 구동되는 그의 구동 능력보다 저하되는 기입 구동 장치, 비트라인들에 교차 접속되고 테스트 모드시에 제2 모드 등록 설정 데이터에 응하여 그를 이루는 상기 P-및 N-센스 증폭기들이외의 제1 나머지의 MOS트랜지스터들의 동작에 의하여 감지되는 그의 센싱 능력이 정상 모드시에 상기 비트라인들의 전위의 레벨을 감지하는 그의 센싱 능력보다 저하되는 센스 증폭 장치 및, � ��스트 모드시에만 모드 등록 장치로부터 발생되는 소정의 제3 모드 등록 설정 데이터에 응하여 테스트 모드시의 P-및 N-센스 증폭기들의 센싱 능력이 정상 모드시의 P-및 N-센스 증폭기들의 센싱 능력보다 저하시키도록 하는 셀 어레이 전압 발생 구동 장치를 포함하여 반도체 장치의 기입 성능 테스트 시간을 단축시킬 수 있고 실온 하에서 반도체 메모리 장치의 동작 성능을 사전에 검출할 수 있도록 한다.

公开(公告)号：KR1020040107046A

公开(公告)日：2004-12-20

申请号：KR1020030037833

申请日：2003-06-12

Applicant: 삼성전자주식회사

Inventor： 송호성

IPC: G11C5/14

CPC classification number: G11C5/147 ,  G11C11/4074

Abstract: PURPOSE: A memory device for changing the driving current of an inner power voltage in response to the clock frequency and a method for generating the inner power voltage of the memory device are provided to preventing the dip effect or the over-shooting of the external power voltage by changing the driving current capacitance of the inner power voltage in response to the clock frequency. CONSTITUTION: A memory device for changing the driving current of an inner power voltage in response to the clock frequency includes a frequency detection circuit(560) and an inner power voltage generation circuit(530). The frequency detection circuit generates a predetermined control signal in response to the frequency of the clock. The inner power voltage generation circuit generates the inner power voltage from the external power voltage in response to the control signal. And, the inner power voltage generation circuit makes the amount of the driving current become larger by increasing the number of driving operations for generating the inner power voltage as the frequency of the clock increases.

Abstract translation: 目的：提供一种用于响应于时钟频率改变内部电源电压的驱动电流的存储器件以及用于产生存储器件的内部电源电压的方法，用于防止外部电源的倾斜效应或过度拍摄 响应于时钟频率改变内部电源电压的驱动电流电容。 构成：用于响应于时钟频率改变内部电源电压的驱动电流的存储器件包括频率检测电路（560）和内部电源电压产生电路（530）。 频率检测电路响应于时钟的频率产生预定的控制信号。 内部电力电压产生电路根据控制信号从外部电源电压产生内部电力电压。 并且，随着时钟频率的增加，通过增加用于产生内部电力电压的驱动操作次数，内部电力电压产生电路使得驱动电流的量变大。

公开(公告)号：KR1020040065584A

公开(公告)日：2004-07-23

申请号：KR1020030002583

申请日：2003-01-15

Applicant: 삼성전자주식회사

Inventor： 최장석 ,  송호성

IPC: G11C7/06

Abstract: PURPOSE: An apparatus and a method for amplifying a data signal of a semiconductor memory device are provided to amplify a fine data signal of a memory cell by improving a structure of a data signal amplifier. CONSTITUTION: An apparatus for amplifying a data signal of a semiconductor memory device includes a data line sense amplifier and a sense amplifier operation controller. The data line sense amplifier(604,608) is used for amplifying a data signal on a data line. The sense amplifier operation controller(610) is used for sensing a voltage level of the data signal on the data line and outputting a driving signal for driving the data line sense amplifier when the sensed voltage level approaches a predetermined voltage level. The sense amplifier operation controller is formed with an exclusive OR gate for receiving a data signal on a global data line and outputting the driving signal.

Abstract translation: 目的：提供一种用于放大半导体存储器件的数据信号的装置和方法，用于通过改进数据信号放大器的结构来放大存储单元的精细数据信号。 构成：用于放大半导体存储器件的数据信号的装置包括数据线读出放大器和读出放大器操作控制器。 数据线读出放大器（604,608）用于放大数据线上的数据信号。 感测放大器操作控制器（610）用于感测数据线上的数据信号的电压电平，并且当检测到的电压电平接近预定电压电平时，输出用于驱动数据线读出放大器的驱动信号。 读出放大器操作控制器由异或门形成，用于在全局数据线上接收数据信号并输出​​驱动信号。

公开(公告)号：KR100284740B1

公开(公告)日：2001-03-15

申请号：KR1019980053936

申请日：1998-12-09

Applicant: 삼성전자주식회사

Inventor： 송호성 ,  유제환

IPC: G11C11/409

Abstract: 본 발명은 다수개의 입력 수신기들을 갖는 반도체 메모리 장치에 관한 것으로서, 기준 전압을 전송하는 배선, 외부 클럭 신호의 듀티 사이클을 보정하여 내부 클럭 신호를 발생하는 지연동기루프 회로, 상기 내부 클럭 신호에 동기되어 외부로부터 입력되는 데이터를 상기 배선을 통해서 전송되는 기준 전압과 비교하여 상기 데이터의 전압 레벨을 변환하는 다수개의 입력 수신기들, 및 상기 배선에 게이트가 연결되고 상기 지연동기루프 회로에 인가되는 제1 접지 전압이 소오스/드레인에 인가되는 적어도 하나의 모스 캐패시터를 구비함으로써 다수개의 입력 수신기들간의 입력 특성은 거의 동일해진다.

公开(公告)号：KR1020010009694A

公开(公告)日：2001-02-05

申请号：KR1019990028207

申请日：1999-07-13

Applicant: 삼성전자주식회사

Inventor： 문병식 ,  강미선 ,  송호성

IPC: G11C11/401

CPC classification number: H03K5/1534

Abstract: PURPOSE: A reference voltage regulator is provided to compensate a voltage drop of the reference voltage during a short time without increasing capacity, and also a Rambus DRAM is provided to prevent an output operation speed from being slowed or a mis-operation from being generated by a voltage drop of the reference voltage CONSTITUTION: The device includes an output driver(21), a reference voltage distributor(22), a current controlling circuit(24) includes a reference voltage generator(23a) and a reference voltage compensator(23b). The reference voltage generator generates the reference voltage and supplies the reference voltage to the reference voltage distributor. The reference voltage compensator responds to the output enable signal for compensating a drop of the reference voltage and supplies current to the terminal of the reference voltage generator during a predetermined time.

Abstract translation: 目的：提供参考电压调节器以在短时间内补偿参考电压的电压降而不增加容量，并且还提供Rambus DRAM以防止输出操作速度被减慢或由于产生错误操作 参考电压的压降构成：该装置包括输出驱动器（21），参考电压分配器（22），电流控制电路（24），其包括参考电压发生器（23a）和参考电压补偿器（23b） 。 参考电压发生器产生参考电压，并将参考电压提供给参考电压分配器。 参考电压补偿器响应输出使能信号来补偿参考电压的下降，并在预定时间内向参考电压发生器的端子提供电流。

公开(公告)号：KR1020000003736A

公开(公告)日：2000-01-25

申请号：KR1019980025007

申请日：1998-06-29

Applicant: 삼성전자주식회사

Inventor： 송호성

IPC: G11C7/00

Abstract: PURPOSE: It is to minimize the skew of drivers in a semiconductor memory device. CONSTITUTION: The skew reducing circuit comprises a skew sensing section(131) and a capacitance controlling section(141). The skew sensing section and the capacitance controlling section are connected to a driver(111, 112), and a interior circuit(121) are connected to output terminal of the drivers. The drivers are operated by receiving a signal from the semiconductor memory device. Size of the drivers are determined according to a gate capacitance and a bus line capacitance of a transistor.

Abstract translation: 目的：最大限度地减少半导体存储器件中驱动器的偏差。 构成：偏斜减少电路包括偏斜检测部分（131）和电容控制部分（141）。 偏斜检测部分和电容控制部分连接到驱动器（111,112），并且内部电路（121）连接到驱动器的输出端子。 通过从半导体存储器件接收信号来操作驱动器。 驱动器的尺寸根据晶体管的栅极电容和总线电容来确定。

公开(公告)号：KR100226024B1

公开(公告)日：1999-10-15

申请号：KR1019960065320

申请日：1996-12-13

Applicant: 삼성전자주식회사

Inventor： 송호성 ,  유훈

IPC: G11C5/14

Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 스탠바이 동작 모드시 소정레벨의 외부 전원전압을 입력받아 이를 미리 예정된 내부 전원전압으로 변환하여 일정하게 출력하는 DRAM 장치의 스탠바이 내부 전원전압 발생회로에 관한 것으로써, 스탠바이 동작모드시 외부 전원전압을 미리 예정된 레벨의 내부 전원전압을 공급하는 DRAM 장치의 스탠바이 내부 전원전압 발생회로에 있어서, 소정 레벨로 챠지되는 제 1 도전경로 및 제 2 도전경로와, 상기 제 1 및 제 2 도전경로들로 동일한 양의 전류를 공급하는 전류미러와, 소정 레벨의 기준전압과 상기 내부 전원전압에 응답하여 상기 제 1 및 제 2 도전경로들 중 어느 하나로부터 소정 전류를 흘려주는 제 1 스위칭 수단과, 상기 기준전압과 상기 내부 전원전압의 레벨 비교시 상기 제 1 스위칭 수단을 통해 전달되는 소정 전류를 일정하게 흘려주기 위한 로드 수단과, 제 1 제어신호에 응답하여 상기 로드 수단을 접지전압이 인가되는 접지단자로 연결하는 제 2 스위칭 수단을 구비하며, 상기 제 1 제어신호에 응답하여 상기 기준전압과 상기 내부 전원전압 레벨을 비교한 소정 레벨의 비교신호를 출력하되, 상기 기준전압이 상기 내부 전원전압에 비해 낮은 전압레벨일 경우 제 1 레벨의 상기 비교신호를 출력하고 상기 기준전압이 상기 내부 전원전압에 비해 높은 전압레벨일 경우 제 2 레벨의 상기 비교신호를 출력하는 비교부와; 상기 비교부로부터 출력된 상기 비교신호에 응답하여, 상기 외부 전원전압으로부터 상기 내부 전원전압이 출력되는 출력단자로 일정한 전류를 공급하는 구동부와; 제 2 제어신호에 응답하여, 상기 비교부로 인가된 상기 제 1 제어신호를 출력하고 상기 비교신호가 출력되는 상기 제 1 도전경로를 상기 외부 전원전압 레벨로 챠지하는 전원공급부와; 상기 전원공급부로부터 출력된 상기 제 1 제어신호에 응답하여, 상기 외부 전원전압으로 챠지된 상기 제 1 도전경로와 이에 대응되는 상기 제 2 도전경로를 상기 외부 전원전압 레벨로 등화하는 등화부로 이루어졌다.

公开(公告)号：KR1019980046895A

公开(公告)日：1998-09-15

申请号：KR1019960065320

申请日：1996-12-13

Applicant: 삼성전자주식회사

Inventor： 송호성 ,  유훈

IPC: G11C5/14

Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 스탠바이 동작 모드시 소정레벨의 외부 전원전압을 입력받아 이를 미리 예정된 내부 전원전압으로 변환하여 일정하게 출력하는 DRAM 장치의 스탠바이 내부 전원전압 발생회로에 관한 것으로써, 스탠바이 동작모드시 외부 전원전압을 미리 예정된 레벨의 내부 전원전압을 공급하는 DRAM 장치의 스탠바이 내부 전원전압 발생회로에 있어서, 소정 레벨로 챠지되는 제 1 도전경로 및 제 2 도전경로와, 상기 제 1 및 제 2 도전경로들로 동일한 양의 전류를 공급하는 전류미러와, 소정 레벨의 기준전압과 상기 내부 전원전압에 응답하여 상기 제 1 및 제 2 도전경로들 중 어느 하나로부터 소정 전류를 흘려주는 제 1 스위칭 수단과, 상기 기준전압과 상기 내부 전원전압의 레벨 비교시 상기 제 1 스위칭 수단을 통해 전달되는 소정 전류를 일정하게 흘려주기 위한 로드 수단과, 제 1 제어신호에 응답하여 상기 로드 수단을 접지전압이 인가되는 접지단자로 연결하는 제 2 스위칭 수단을 구비하며, 상기 제 1 제어신호에 응답하여 상기 기준전압과 상기 내부 전원전압 레벨을 비교한 소정 레벨의 비교신호를 출력하되, 상기 기준전압이 상기 내부 전원전압에 비해 낮은 전압레벨일 경우 제 1 레벨의 상기 비교신호를 출력하고 상기 기준전압이 상기 내부 전원전압에 비해 높은 전압레벨일 경우 제 2 레벨의 상기 비교신호를 출력하는 비교부와; 상기 비교부로부터 출력된 상기 비교신호에 응답하여, 상기 외부 전원전압으로부터 상기 내부 전원전압이 출력되는 출력단자로 일정한 전류를 공급하는 구동부와; 제 2 제어신호에 응답하여, 상기 비교부로 인가된 상기 제 1 제어신호를 출력하고 상기 비교신호가 출력되는 상기 제 1 도전경로를 상기 외부 전원전압 레벨로 챠지하는 전원공급부와; 상기 전원공급부로부터 출력된 상기 제 1 제어신호에 응답하여, 상기 외부 전원전압으로 챠지된 상기 제 1 도전경로와 이에 대응되는 상기 제 2 도전경로를 상기 외부 전원전압 레벨로 등화하는 등화부로 이루어졌다.