公开(公告)号：KR100355034B1

公开(公告)日：2002-10-05

申请号：KR1019990028720

申请日：1999-07-15

Applicant: 삼성전자주식회사

Inventor： 문홍배

IPC: H01L21/76

CPC classification number: H01L21/02381 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/76262

Abstract: 본발명은선택적에피택셜성장층을가진반도체장치및 그소자분리방법에관한것으로서, 특히실리콘기판상에소자분리용절연층을형성하는단계와, 측벽이소정각도의포지티브경사를가지도록상기소자분리용절연층을선택적으로식각하여상기실리콘기판의표면이노출되도록개구부를형성하는단계와, 상기개구부내에노출된실리콘을시드로하여상기절연층의높이보다낮게선택적으로에피택셜성장시키는단계와, 상기에피택셜성장된실리콘표면에희생산화막을형성하는단계와, 상기희생산화막을제거하는단계를포함한다.

公开(公告)号：KR100269307B1

公开(公告)日：2001-01-15

申请号：KR1019970048557

申请日：1997-09-24

Applicant: 삼성전자주식회사

Inventor： 장환석 ,  문홍배

IPC: H01L21/02

Abstract: PURPOSE: A method for monitoring defects of a semiconductor device is provided to enhance the reliability of the detect monitoring by set-up working conditions of a detector irrespective of expertness of a worker. CONSTITUTION: Detect cell patterns(104) are intentionally formed on a predetermined layer of a semiconductor wafer. At this time, the predetermined layer of the semiconductor wafer is a scribe line region(102) of a reticle. Next, working conditions of a defect detector are to be set-up in accordance with the detect cell patterns(104). Then, the defects generated in an integrated circuit chip region(100) (or existing in the scribe line region) are monitored or detected by using the defect detector setting to the working conditions.

公开(公告)号：KR100435262B1

公开(公告)日：2004-07-16

申请号：KR1019970038567

申请日：1997-08-13

Applicant: 삼성전자주식회사

Inventor： 문홍배

IPC: H01L21/768

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to form smoothly a metal line in a contact hole by using a spacer and to obtain contact holes with the same aspect ratio by using an etching process for the contact hole in a planarized state of an insulating layer. CONSTITUTION: A gate electrode(104) is formed on a substrate(100) with a field oxide(102). A first insulating layer with a T-type contact hole(112,116) is formed thereon. A first spacer(114) is formed at upper sidewalls of the contact hole. A first metal line(118) is filled in the contact hole. A second insulating layer(122) with a T-type via hole(124,128) is formed thereon. A second spacer(126) is formed at upper sidewalls of the via hole. A second metal line(130) is filled in the via hole. A protection layer(134) is formed thereon.

公开(公告)号：KR100354440B1

公开(公告)日：2002-09-28

申请号：KR1020000073011

申请日：2000-12-04

Applicant: 삼성전자주식회사

Inventor： 문홍배

IPC: H01L21/027

Abstract: 포토리소그래피 공정을 사용하지 않고 미세 패턴들을 형성할 수 있는 반도체 장치의 패턴 형성 방법을 개시한다. 반도체 기판 상에 희생막을 형성한다. 희생막을 패터닝하여 희생막 패턴을 형성한다. 희생막 패턴을 포함하는 반도체 기판 전면에 콘포말한 물질층을 형성한다. 반도체 기판이 노출될 때까지 물질층 전면을 건식 식각하여 희생막 패턴의 양측벽에 물질층 패턴을 형성한다. 그러면, 희생막의 두께와 동일한 두께를 가지며, 희생막 패턴의 측벽에 형성되는 물질층의 두께와 동일한 선폭을 갖는 패턴들이 형성된다.

公开(公告)号：KR1019990016118A

公开(公告)日：1999-03-05

申请号：KR1019970038567

申请日：1997-08-13

Applicant: 삼성전자주식회사

Inventor： 문홍배

IPC: H01L21/768

Abstract: 본 발명에 의한 다층 배선 구조를 갖는 반도체 소자 및 그 제조방법은, 필드 산화막이 구비된 기판 상의 소정 부분에 형성된 게이트 전극과, 상기 게이트 전극과 필드 산화막을 포함한 기판 상에 형성되며, 상기 기판과 접속되는 부분은 좁고 그 상단부는 넓은 폭을 갖는 T형 형상의 콘택 홀이 구비된 제 1 절연막과, 상기 콘택 홀 내의 상단부 측벽에 형성된 제 1 스페이서와, 상기 콘택 홀 내에 형성된 제 1 금속 배선층과, 상기 제 1 금속 배선층과 제 1 측벽 스페이서를 포함한 제 1 절연막 상에 형성되며, 상기 제 1 금속 배선층과 접속되는 부분은 좁고 그 상단부는 넓은 폭을 갖는 T형 형상의 비아 홀이 구비된 제 2 절연막과, 상기 비아 홀 내의 상단부 측벽에 형성된 제 2 스페이서와, 상기 비아 홀 내에 형성된 제 2 금속 배선층 및, 상기 제 2 금속 배선층과 � � 2 측벽 스페이서를 포함한 제 2 절연막 상에 형성된 보호막으로 이루어져, 1) 제 1 및 제 2 스페이서로 인해 금속 배선층을 이루는 금속막의 플로우가 용이하게 이루어지게 되므로, 배선 형성 부분이나 콘택 홀(또는 비아 홀) 형성 부분에 원활하게 금속 배선층을 증착할 수 있게 되고, 2) 반도체 소자의 콘택 홀(비아 홀) 형성시 야기되는 단차 문제와 이로 인해 초래되는 과식각과 식각 부족 문제를 해결할 수 있게 되므로, 반도체 소자의 전 지역에 걸쳐 동일한 종횡비를 갖는 비아 홀을 구현할 수 있게 된다.

公开(公告)号：KR1019940010160B1

公开(公告)日：1994-10-22

申请号：KR1019910010225

申请日：1991-06-19

Applicant: 삼성전자주식회사

Inventor： 염선해 ,  구본열 ,  문홍배 ,  송기승

IPC: H01L21/316

Abstract: The surface roughness of the oxide film on the semiconductor substrate is improved by controlling the amount of dopants in polycrystalline silicon layer. The method comprises the steps of: (A) forming 400 ∦ thick polycrystalline silicon layer (11) by use of low pressure chemical vapor deposition (LPCVD) on p-type silicon substrate (10); (B) doping the said silicon layer with phosphorus of 1021 atom/cm2 at 950 deg.C; (C) forming pattern with photolithography; and (D) forming an oxide layer by thermal oxidation of the polycrystalline silicon layer at 925 deg.C.

Abstract translation: 通过控制多晶硅层中的掺杂剂的量，改善了半导体衬底上的氧化膜的表面粗糙度。 该方法包括以下步骤：（A）通过在p型硅衬底（10）上使用低压化学气相沉积（LPCVD）形成400μm厚的多晶硅层（11）; （B）在950℃下用1021原子/ cm 2的磷掺杂所述硅层; （C）用光刻法形成图案; 和（D）在925℃通过多晶硅层的热氧化形成氧化物层。

公开(公告)号：KR1019980067671A

公开(公告)日：1998-10-15

申请号：KR1019970003884

申请日：1997-02-10

Applicant: 삼성전자주식회사

Inventor： 이광호 ,  문홍배

IPC: H01L21/28

Abstract: 본 발명은 알루미늄막이 도포된 웨이퍼를 리플로우공정에 공정에 적용시킴에 따라 웨이퍼 상에 도포된 알루미늄막 상에 그레인이 형성되어, 이 그레인이 후속공정에서 불량원인으로 작용하는 것을 방지하는 반도체장치의 알루미늄배선 형성방법에 관한 것이다.
본 발명은, 알루미늄막이 형성된 웨이퍼 상에 알루미늄 배선구조를 형성하는 반도체장치의 알루미늄배선 형성방법에 있어서, 상기 알루미늄막이 형성된 웨이퍼의 최상부에 절연막을 형성한 후, 금속포토공정을 수행함을 특징으로 한다.
따라서, 알루미늄 리플로우공정 진행시 형성된 그레인 내부로 후속되는 금속포토공정 진행시 현상액이 상기 그레인 내부로 침투하여 알루미늄을 산화시키는 것을 방지할 수 있는 효과가 있다.

公开(公告)号：KR1019980067451A

公开(公告)日：1998-10-15

申请号：KR1019970003492

申请日：1997-02-05

Applicant: 삼성전자주식회사

Inventor： 송기승 ,  문홍배

IPC: H01L21/31

Abstract: 본 발명은, 반도체장치의 제조방법에 관한 것이다.
본 발명은, 반도체 기판 상에 절연 패턴을 형성하기 위한 반도체장치의 제조방법에 있어서, (1) 상기 반도체 기판 상에 제 1 질화막을 적층형성시킨 후 상기 반도체 기판을 포함하는 일정 영역을 식각시켜 상기 절연 패턴 영역을 확보하는 S2단계; (2) 상기 절연 패턴 영역 및 상기 제 1 질화막이 적층형성되어 있는 영역의 표면을 따라 소정의 두께로 산화막 및 제 2 질화막을 순차적으로 적층형성시키는 S4단계; (3) 상기 산화막 및 제 2 질화막이 순차적으로 적층형성된 반도체 기판 상에 BPSG막을 적층형성시키는 S6단계; 및 (4) 상기 BPSG막 상에 블록킹(Blocking)막을 적층형성시킨 후 상기 (1), (2) 및 (3) 단계의 공정수행으로 적층된 막들을 상기 반도체 기판의 표면까지 식각하여 상기 절연 패턴을 형성시키는 S10단계를 포함하여 이루어짐을 특징으로 한다.
따라서, 패턴 형성을 위한 본 발명에 따른 반도체장치의 제조방법은 공정을 단순화시키고, 또한 소자의 신뢰도가 향상되는 효과가 있다.

公开(公告)号：KR1019980017537A

公开(公告)日：1998-06-05

申请号：KR1019960037322

申请日：1996-08-30

Applicant: 삼성전자주식회사

Inventor： 문홍배 ,  김기호

IPC: H01L27/10

Abstract: 반도체 DRAM의 커패시터 제조방법에 관한 것이다.
본 발명의 반도체 DRAM의 커패시터 제조방법은, 비트라인을 감싸고 있는 절연막층 위에 스토리지 폴리로 반도체기판과 콘택을 통해 연결되는 커패시터의 한 전극을 형성하고 그 표면에 커패시터 절연막을 형성한 후 플레이트 폴리로 상기 전극을 감싸는 커패시터의 다른 전극을 이루는 막층을 형성시키는 과정을 구비하여 이루어지는 반도체 DRAM의 커패시터 제조방법에 있어서, 스토리지 폴리로 커패시터의 한 전극을 형성하는 과정은 절연막층 위에 스토리지 폴리의 판을 형성하는 단계, 상기 판의 상면을 분할하는 벽체와 상기 판의 주위를 둘러싸는 벽체를 형성시키는 단계, 상기 벽체를 형성시킨 상태에서의 웨이퍼 상면과 같은 패턴의 굴곡을 유지하면서 웨이퍼 전면에 스토리지 폴리층을 형성시키는 단계, 상기 굴곡의 상부를 상기 벽체의 상면이 � �출되도록 식각하는 단계 및 상기 벽체를 식각하여 제거하는 단계를 구비하여 이루어지는 것을 특징으로 한다.
따라서, 좁은 단면적의 DRAM에서도 기능에 적합한 용량을 가진 커패시터를 제조할 수 있다는 효과가 있다.

公开(公告)号：KR1019970067693A

公开(公告)日：1997-10-13

申请号：KR1019960009290

申请日：1996-03-29

Applicant: 삼성전자주식회사

Inventor： 문홍배 ,  이광호

IPC: H01L21/3065

Abstract: 웨이퍼 특정한 층에 더미(Dummy) 식각영역 패턴을 형성하여 플라즈마를 이용한 식각을 개선시키는 반도체 소자의 제조방법에 관한 것이다.
본 발명은, 소자형성을 위하여 웨이퍼 상에 형성되는 특정 층을 플라즈마 식각을 이용하여 소정 패턴으로 형성시킬 때 상기 웨이퍼 상의 칩별 소자분리 영역에 전하를 펌핑시키는 더미(Dummy) 식각영역 패턴을 형성시켜 플라즈마 식각을 수행시킴을 특징으로 한다.
따라서, 플라즈마를 이용한 식각공정시, 플라즈마의 불균형과 양전하 축적에 의해서 발생하는 식각불양, 문턱전압이동, 하부막질의 파괴가 방지되어 제조되는 반도체 소자의 불량을 방지하고 신뢰성을 극대화 할 수 있다는 효과가 있다.