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公开(公告)号：KR102219451B1
公开(公告)日：2021-02-24
申请号：KR1020140125437
申请日：2014-09-22
Applicant: 삼성전자주식회사
Abstract: 스토리지컨트롤러는제1 온-다이터미네이션(on-die termination, 이하 ODT) 회로, 제2 ODT 회로및 ODT 제어회로를포함한다. 상기제1 ODT 회로는데이터스트로브신호가전달되는스트로브신호라인에제1 종단저항을제공한다. 상기제2 ODT 제어회로는데이터가전달되는적어도하나의데이터라인에제2 종단저항을제공한다. 상기 ODT 제어회로는상기제1 ODT 회로와상기제2 ODT 회로의활성화와비활성화를개별적으로제어한다.
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公开(公告)号：KR1020170019288A
公开(公告)日：2017-02-21
申请号：KR1020150113496
申请日：2015-08-11
Applicant: 삼성전자주식회사
CPC classification number: G06F3/061 , G06F3/0659 , G06F3/0688 , G11C5/04 , G11C5/063 , G11C7/02 , G11C7/1048 , G11C2207/105 , H01L2224/16225 , H01L2924/15192
Abstract: 메모리모듈은제어신호를전송하기위한제어신호라인, 및상기제어신호라인에순차적으로각각접속되고제2 방향을따라적어도 2열로배치되며제1 방향을따라배열된복수개의반도체패키지들을포함하는패키지컬럼들을포함한다. 상기제어신호라인을따라제1 열의상기반도체패키지들중 어느하나가상기제어신호라인에첫번째로접속되고제2 열의상기반도체패키지들중 어느하나가두번째로접속된다.
Abstract translation: 存储器模块在衬底上包括至少两行存储器件封装并且耦合到控制信号线。 第一行中的第一存储器件封装在最靠近控制信号线的近端的第一点处连接到控制信号线，并且第二行中的第二存储器件在第二点处连接到控制信号线 下一个最接近第一点。 第一存储器件和第二存储器件之间的信号迹线长度可以大于第一存储器件封装和紧邻第一行中的第一存储器件封装的第三存储器件封装之间的信号迹线长度或信号迹线长度 在第二存储器件封装和紧邻第二行中的第二存储器件封装的第四存储器件封装之间。
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公开(公告)号：KR1020120028146A
公开(公告)日：2012-03-22
申请号：KR1020100090185
申请日：2010-09-14
Applicant: 삼성전자주식회사
Inventor： 박광수
CPC classification number: G11C7/1006 , G06F2213/0038 , G11C7/02 , G11C7/1012
Abstract: PURPOSE: A memory system supporting I/O path swap is provided to increase the line efficiency of a PCB by routing a memory device through I/O path swap. CONSTITUTION: An internal circuit(1120) generates first and second chip enable signals which controls the access to first and second memory devices. An I/O(Input/Output) pad(1130) is connected to first and second I/O terminals. A I/O path swapping unit(1110) swaps an internal I/O path in response to the second chip enable signal. The I/O path swapping unit responds to the first and second chip enable signals and includes a swap control circuit(1112) and a selection circuit(1113).
Abstract translation: 目的：提供支持I / O路径交换的内存系统，通过I / O路径交换路由存储设备来提高PCB的线路效率。 构成：内部电路（1120）产生第一和第二芯片使能信号，其控制对第一和第二存储器件的访问。 I / O（输入/输出）焊盘（1130）连接到第一和第二I / O端子。 I / O路径交换单元（1110）响应于第二芯片使能信号交换内部I / O路径。 I / O路径交换单元响应于第一和第二芯片使能信号，并且包括交换控制电路（1112）和选择电路（1113）。
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公开(公告)号：KR1020100101959A
公开(公告)日：2010-09-20
申请号：KR1020090020427
申请日：2009-03-10
Applicant: 삼성전자주식회사
Inventor： 박광수
CPC classification number: G06F13/4239 , G11C5/02 , G11C8/12
Abstract: PURPOSE: A storage unit is provided to minimize the deformation of a controller and the deformation of hardware by increasing the number of memory chips which can be controlled without increasing the additional chip enable signal. CONSTITUTION: A memory unit(100) comprises the memory chips of n activated in response to memory chip active signals of n. The memory unit comprises two ranks(110, 120) including the memory chips. A controller part(300) generates the control signals of m. A memory chip activation signal generator(200) generates the memory chip activation signal of n by combining the chip enable signals of m.
Abstract translation: 目的：提供存储单元，以通过增加可以控制的存储器芯片的数量来最小化控制器的变形和硬件的变形，而不增加附加的芯片使能信号。 构成：存储单元（100）包括响应于n的存储器芯片有源信号激活的n的存储器芯片。 存储器单元包括包括存储器芯片的两个等级（110,120）。 控制部（300）生成m的控制信号。 存储器芯片激活信号发生器（200）通过组合m的芯片使能信号来产生n的存储芯片激活信号。
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公开(公告)号：KR100761832B1
公开(公告)日：2007-09-28
申请号：KR1020060002377
申请日：2006-01-09
Applicant: 삼성전자주식회사
CPC classification number: G06F13/1694
Abstract: 메모리 시스템은, 시스템 보드 상에 배치되는 제1, 제2, 및 제3 커넥터들과, 제3 커넥터의 핀들에 채널들을 통해 연결되는 메모리 컨트롤러를 포함한다. 제3 커넥터는 제1 커넥터의 핀들과 채널들을 통해 연결되는 핀들 및 제2 커넥터의 핀들과 채널들을 통해 연결되는 핀들을 포함한다. 메모리 시스템이 제1 메모리 용량을 가지는 경우, 제1 커넥터 및 제2 커넥터에 더미 메모리 모듈이 각각 설치되며 제3 커넥터에 제1 메모리 모듈이 설치되는 것에 의해 더미 메모리 모듈 및 제1 메모리 모듈이 메모리 컨트롤러에 연결되고, 메모리 시스템이 제1 메모리 용량 보다 큰 제2 메모리 용량을 가지는 경우, 제1 커넥터 및 제2 커넥터에만 제2 메모리 모듈이 각각 설치되는 것에 의해 제2 메모리 모듈이 메모리 컨트롤러에 연결된다.
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Patent Agency Ranking
公开(公告)号：KR100761830B1
公开(公告)日：2007-09-28
申请号：KR1020050131887
申请日：2005-12-28
Applicant: 삼성전자주식회사
IPC: H04L29/02
CPC classification number: H04L25/0272
Abstract: 이중 차동 전송 시스템 및 방법이 개시된다. 본 발명의 실시예에 따른 전송 시스템는 2비트 데이터를 전송하며, 차례로 배열되는 제 1 전송선, 제 2 전송선, 및 제 3 전송선을 구비한다. 상기 제 1 및 제 2 전송선 사이의 제 1 전계와 상기 제 2 및 제 3 전송선 사이의 제 2 전계가 상기 2비트 데이터의 논리상태에 따라 다른 조합을 갖도록, 상기 제 1 내지 제 3 전송선이 제 1 전압레벨, 제 2 전압레벨, 및 제 3 전압레벨 중 어느 하나의 전압레벨을 갖는 제 1 전압신호, 제 2 전압신호, 및 제 3 전압신호를 각각 전송한다. 본 발명의 실시예에 따른 전송 시스템는 적은 수의 전송선을 사용하여 차동 신호를 전송하므로, 동일한 공간에서 더 많은 신호를 전송 할 수 있는 장점이 있다.
이중 차동, 전송선-
公开(公告)号：KR100570103B1
公开(公告)日：2006-04-11
申请号：KR1020050026626
申请日：2005-03-30
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 메모리 모듈 보드 상에 정합 커패시터를 구비한 메모리 모듈 및 그것을 구비한 메모리 시스템이 개시되어 있다. 메모리 모듈은 복수의 반도체 메모리 장치, 외부와 신호를 송수신하기 위한 복수의 모듈 탭, 복수의 반도체 메모리 장치 내에 있는 데이터 입출력 핀들과 복수의 모듈 탭 사이에서 신호를 전송하는 데이터 버스, 및 데이터 버스와 기준전압 사이에 연결되고 임피던스 정합을 위한 용량성 소자를 구비한다. 따라서, 메모리 시스템은 메모리 시스템을 구성하는 각 메모리 모듈 내의 데이터 버스 상에 임피던스 정합을 위한 용량성 소자를 구비하여 메모리 시스템의 임피던스를 정합시키고 신호의 충실도를 개선할 수 있다.
Abstract translation: 公开了一种在存储器模块板上具有匹配电容器的存储器模块和具有该存储器模块的存储器系统。 一种存储器模块，其包括多个半导体存储器设备，用于接收和发送信号模块标签多个，数据总线的用于数据输入和输出引脚和在所述多个半导体存储装置中的多个模块的选项卡，以及一个数据总线和参考之间传输信号 还有一个电容元件连接在电压和阻抗匹配之间。 因此，存储器系统可以包括用于在存储器系统的每个存储器模块中的数据总线上进行阻抗匹配的电容元件，以匹配存储器系统的阻抗并提高信号保真度。
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公开(公告)号：KR100261694B1
公开(公告)日：2000-07-15
申请号：KR1019970059471
申请日：1997-11-12
Applicant: 삼성전자주식회사
IPC: H01J23/05
Abstract: PURPOSE: A high frequency oscillator is provided to improve the efficiency and an output by maintaining a stabilized operational characteristic under low voltage. CONSTITUTION: An upper plate(238) has a plurality of vein(248) directed to a lower side. The lower plate(246) has a plurality of vein(250) directed to an upper side. The veins(248) of the upper plate(238) are combined with the veins(250) of the lower plate(246) by using a direct inter-digital method. Fan-shaped grooves(256,258,266,268) are formed on an upper portion and the lower portion of the upper and the lower plates(238,246). An inductance component is increased by the fan-shaped grooves(256,258,266,268). Accordingly, a reduced inductance component is compensated.
Abstract translation: 目的：提供高频振荡器，通过在低电压下保持稳定的工作特性来提高效率和输出。 构成：上板（238）具有指向下侧的多个静脉（248）。 下板（246）具有指向上侧的多个静脉（250）。 通过使用直接数字间方法将上板238的静脉（248）与下板246的静脉（250）组合。 扇形槽（256,258,266,268）形成在上板和下板（238,246）的上部和下部。 通过扇形凹槽（256,258,266,268）增加电感分量。 因此，补偿了减小的电感分量。
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公开(公告)号：KR1019980079459A
公开(公告)日：1998-11-25
申请号：KR1019970059471
申请日：1997-11-12
Applicant: 삼성전자주식회사
IPC: H01J23/05
Abstract: 본 발명은 고주파 발진장치에 관한 것으로, 작용공간 내로 방출된 열전자와 양극 내의 공진기와의 상호작용으로 인해 고주파를 유기시켜 안테나를 통해 방출하는 고주파 발진장치에 있어서, 상기 양극은, 양극몸체와, 복수개의 제1베인이 형성된 상부플레이트와, 복수개의 제2베인이 형성된 하부플레이트로 구성되며, 상기 제1베인과 제2베인을 인터디지탈 방식으로 직접 결합시킨 다음, 상기 상하부플레이트가 체결되어, 제조 및 조립공정이 간단하여 양산성을 높힐 수 있고, 상하부플레이트에 각각 형성된 부채꼴형의 홈에 의해 공진기의 인덕턴스성분이 증가되므로, 낮은 동작전압(4kV 정도)에서도 기본주파수를 얻을 수 있으며, 고주파의 위상을 안정화시키고, 공진기의 크기를 감소시킬 수 있을 뿐만 아니라, 각 베인을 소정길이 연장시키거나 결합홈 과 안착홈을 통해 스트랩을 체결함으로써, 스트랩을 용이하게 체결할 수 있도록 한 것이다.
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