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公开(公告)号：KR1020140058802A
公开(公告)日：2014-05-15
申请号：KR1020120124977
申请日：2012-11-06
Applicant: 삼성전자주식회사
IPC: H01L21/768 , H01L21/28
CPC classification number: H01L23/481 , H01L23/585 , H01L24/05 , H01L24/16 , H01L24/48 , H01L25/0657 , H01L2224/0401 , H01L2224/05556 , H01L2224/16145 , H01L2224/48091 , H01L2224/48145 , H01L2924/00014 , H01L2224/13099 , H01L2224/45099 , H01L2924/00012
Abstract: The purpose of the present invention is to provide a semiconductor device with enhanced reliability by removing a path of a leakage path between a substrate and a through via pad in contact with a through via. The semiconductor device comprises a substrate, an element isolation layer formed in the substrate, a first dummy element pattern formed on the substrate and disposed around the element isolation layer, an interlayer insulating layer covering the element isolation layer and the first dummy element pattern, a through via (TSV) passing through the substrate, the element isolation layer, and the interlayer insulating layer, and a through via pad formed on the interlayer insulating layer and in contact with the through via, wherein the width of the through via pad is smaller than the width of the element isolation layer.
Abstract translation: 本发明的目的是提供一种具有增强的可靠性的半导体器件，通过去除衬底与通孔之间的通孔焊盘之间的泄漏路径的路径。 半导体器件包括衬底，形成在衬底中的元件隔离层，形成在衬底上并设置在元件隔离层周围的第一虚设元件图案，覆盖元件隔离层和第一虚设元件图案的层间绝缘层， 穿过衬底，元件隔离层和层间绝缘层的通孔（TSV）和形成在层间绝缘层上并与通孔接触的通孔焊盘，其中通孔焊盘的宽度较小 比元件隔离层的宽度大。
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公开(公告)号：KR1020080027415A
公开(公告)日：2008-03-27
申请号：KR1020060092399
申请日：2006-09-22
Applicant: 삼성전자주식회사
IPC: H01L21/02
CPC classification number: G05B19/4184 , G05B2219/32225 , G05B2219/34048 , G05B2219/45031 , Y02P90/14 , Y02P90/22
Abstract: A process management method and a process management system are provided to enhance process management efficiency by performing an erroneous step detection process within a short period of time. A first to nth wafer processes are sequentially performed within a first to nth process steps(S10). A process for producing a characteristic parameter value is performed to produce a characteristic parameter value for each of the wafers(S20). A process for producing a relational expression is performed to produce a first to nth relational expressions to express relations between the first to nth processes and the characteristic parameter values(S30). A process for producing transformative relational expression is performed to produce a first to nth transformative relational expressions(S40). A decision process is performed to decide pattern characteristics of the first to nth relational expressions(S50).
Abstract translation: 提供了一种过程管理方法和过程管理系统，以通过在短时间内执行错误的步骤检测处理来提高过程管理效率。 在第一至第n处理步骤（S10）中依次执行第一至第n晶片处理。 执行用于产生特性参数值的处理以产生每个晶片的特性参数值（S20）。 执行用于产生关系表达式的处理以产生第一至第n关系表达式以表示第一到第n处理和特征参数值之间的关系（S30）。 执行用于产生变换关系表达式的处理以产生第一至第n变换关系表达式（S40）。 执行决定处理以决定第一至第n关系表达式的模式特征（S50）。
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公开(公告)号：KR100643483B1
公开(公告)日：2006-11-13
申请号：KR1020000028575
申请日：2000-05-26
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: 웨이퍼상에 포토레지스트 패턴을 형성한 후에 포토레지스트 플로잉을 행하여 미세패턴을 형성하는 패터닝공정에서, 벌크 포토레지스트 지역과 패턴이 형성되어 있는 지역의 열적영향의 차이에 기인하여 나타날 수 있는 비정상적인 프로파일을 방지하기 위한 개선된 반도체소자 제조방법이 개시되어 있다. 따라서, 웨이퍼상에 포토레지스트 패턴을 형성한 후에 포토레지스트 플로잉을 행하여 미세패턴을 형성하는 반도체소자 제조방법은, 제품의 특성과 무관한 여분의 패턴을 상기 포토레지스트 패턴이 밀집되어 형성되어 있는 외곽에 형성하는 것에 의해 포토레지스트 벌크부와 밀집정렬된 패턴부간의 열적 영향의 차이를 최소토록 한것을 특징으로 한다. 그럼에 의해 열적영향의 차이는 제거 또는 최소화되어 미스 얼라인이 방지된다.
미세 패턴형성, 열적 영향, 더미 패턴, 더미 마스크, 아웃터 블록-
公开(公告)号：KR1020050036304A
公开(公告)日：2005-04-20
申请号：KR1020030071938
申请日：2003-10-15
Applicant: 삼성전자주식회사
Inventor： 박영렬
IPC: H01L27/04
Abstract: 트랜지스터 보다 먼저 형성되는 소자를 갖는 반도체 장치의 제조 방법을 제공한다. 이를 위해, 가장자리에 경사진 측면을 갖는 웨이퍼를 마련한다. 상기 웨이퍼의 전면 상에, 상기 웨이퍼에 대해 식각선택비를 갖는 적어도 하나의 물질층을 형성한다. 상기 웨이퍼의 가장자리를 덮는 상기 물질층을 제거한다. 상기 물질층을 패터닝한다. 상기 웨이퍼 상에 트랜지스터를 형성한다.
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公开(公告)号：KR1020010107233A
公开(公告)日：2001-12-07
申请号：KR1020000028575
申请日：2000-05-26
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: 웨이퍼상에 포토레지스트 패턴을 형성한 후에 포토레지스트 플로잉을 행하여 미세패턴을 형성하는 패터닝공정에서, 벌크 포토레지스트 지역과 패턴이 형성되어 있는 지역의 열적영향의 차이에 기인하여 나타날 수 있는 비정상적인 프로파일을 방지하기 위한 개선된 반도체소자 제조방법이 개시되어 있다. 따라서, 웨이퍼상에 포토레지스트 패턴을 형성한 후에 포토레지스트 플로잉을 행하여 미세패턴을 형성하는 반도체소자 제조방법은, 제품의 특성과 무관한 여분의 패턴을 상기 포토레지스트 패턴이 밀집되어 형성되어 있는 외곽에 형성하는 것에 의해 포토레지스트 벌크부와 밀집정렬된 패턴부간의 열적 영향의 차이를 최소토록 한것을 특징으로 한다. 그럼에 의해 열적영향의 차이는 제거 또는 최소화되어 미스 얼라인이 방지된다.
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Patent Agency Ranking
公开(公告)号：KR1019990086051A
公开(公告)日：1999-12-15
申请号：KR1019980018838
申请日：1998-05-25
Applicant: 삼성전자주식회사
Inventor： 박영렬
IPC: H01L21/306
Abstract: 본 발명은 실리콘 기판 상의 폴리실리콘 제거 방법에 관한 것으로, 폴리실리콘을 제거하는 과정에서 폴리실리콘 하부의 실리콘 기판이 과다하게 제거되는 것을 방지하기 위하여, 실리콘 기판 상에 형성된 폴리실리콘 층을 제거하는 방법으로서, 실리콘 기판 상의 폴리실리콘 층을 일차적으로 식각하는 단계와, 일차적 식각 단계에서 제거되지 않은 폴리실리콘 층을 CF
4 , CH
2 F
2 , CF
3 그리고 C
2 F
6 으로 이루어진 그룹으로부터 선택된 물질로 이차적으로 식각하는 단계를 포함하는 것을 특징으로 하는 실리콘 기판 상에 형성된 폴리실리콘 층을 제거하는 방법을 제공한다.-
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公开(公告)号：KR1020150020931A
公开(公告)日：2015-02-27
申请号：KR1020130098091
申请日：2013-08-19
Applicant: 삼성전자주식회사
IPC: H01L21/304 , H01L21/306
CPC classification number: H01L21/30625 , H01L21/30604 , H01L21/76898
Abstract: A method for polishing a wafer according to one embodiment of the present invention includes the steps of: preparing the wafer which includes a first surface, a second surface which faces the first surface and a through via which is buried near the first surface; exposing the through via by polishing the second surface of the wafer; and forming a curved surface which is convex and has a radius of curvature of 10 to 200um on the edge of the second surface by performing an isotropic wet etch process on the second surface of the wafer. The present invention prevents the wafer from being damaged.
Abstract translation: 根据本发明的一个实施例的抛光晶片的方法包括以下步骤：制备晶片，其包括第一表面，面对第一表面的第二表面和埋在第一表面附近的通孔; 通过抛光晶片的第二表面来暴露通孔; 并且通过在晶片的第二表面上执行各向同性的湿法蚀刻工艺，在第二表面的边缘上形成凸起并具有10至200um的曲率半径的曲面。 本发明防止晶片损坏。
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公开(公告)号：KR1020120090417A
公开(公告)日：2012-08-17
申请号：KR1020110010835
申请日：2011-02-08
Applicant: 삼성전자주식회사
IPC: H01L21/768 , H01L21/3205
CPC classification number: H01L23/5226 , H01L21/76816 , H01L21/76898 , H01L23/481 , H01L2224/13025 , H01L2224/16146
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to prevent contact failure between a penetrating electrode and a top wire by executing a BEOL(Back End Of Line) process after forming the penetrating electrode on a substrate. CONSTITUTION: Circuit patterns are formed on a substrate. An inter-layer insulating film(14) covers the circuit patterns. A first inter-metal insulating film(30) is located on the inter-layer insulating film. A second inter-metal insulating film(40) is located on the first inter-metal insulating film. The second inter-metal insulating film comprises a second top contact(44) and a second top wire(52). The second top contact is electrically connected to a first top contact. The second top wire is electrically connected to a first top wire and has one or more conductive lines.
Abstract translation: 目的：提供一种半导体器件及其制造方法，用于通过在基板上形成贯通电极之后执行BEOL（后端）工艺来防止穿透电极和顶部线之间的接触故障。 构成：在衬底上形成电路图案。 层间绝缘膜（14）覆盖电路图案。 第一金属间绝缘膜（30）位于层间绝缘膜上。 第二金属间绝缘膜（40）位于第一金属间绝缘膜上。 第二金属间绝缘膜包括第二顶部触头（44）和第二顶部导线（52）。 第二顶部触点电连接到第一顶部触点。 第二顶部导线电连接到第一顶部导线并且具有一个或多个导电线。
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