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公开(公告)号：KR1020070076073A
公开(公告)日：2007-07-24
申请号：KR1020060005040
申请日：2006-01-17
Applicant: 삼성전자주식회사
Inventor： 박환욱
IPC: H04B1/10
Abstract: A differential signal communication system is provided to reduce signal noise and increase signal integrity by forming a circuit using PMOS transistors in implementing a differential-ended driver as two single-ended drivers in a test. A differential signal communication system consists of the first and second transmission lines(13a,13b), a transmitting circuit, and a receiving circuit. The transmitting circuit comprises the first output port(110) and the second output port(111). The first output port(110) outputs a Tx signal to the first transmission line(13a). The second output port(111) outputs an inverted Tx signal to the second transmission line(13b). The receiving circuit receives the Tx signal and the inverted Tx signal through the first and second transmission lines(13a,13b). The transmitting circuit additionally comprises the first transistor to drive the first transmission line(13a) and the second transistor to drive the second transmission line(13b). In a test, the first and second output ports(110,111) respectively are operated as single-ended drivers.
Abstract translation: 提供差分信号通信系统以通过在测试中实现作为两个单端驱动器的差分端驱动器中使用PMOS晶体管形成电路来降低信号噪声并增加信号完整性。 差分信号通信系统由第一和第二传输线（13a，13b），发射电路和接收电路组成。 发射电路包括第一输出端口（110）和第二输出端口（111）。 第一输出端口（110）向第一传输线（13a）输出Tx信号。 第二输出端口（111）向第二传输线（13b）输出反相Tx信号。 接收电路通过第一和第二传输线（13a，13b）接收Tx信号和反相Tx信号。 发射电路还包括驱动第一传输线（13a）的第一晶体管和驱动第二传输线（13b）的第二晶体管。 在测试中，第一和第二输出端口（110,111）分别作为单端驱动器操作。
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公开(公告)号：KR101605747B1
公开(公告)日：2016-03-23
申请号：KR1020090051950
申请日：2009-06-11
Applicant: 삼성전자주식회사
Inventor： 박환욱
CPC classification number: G11C7/1051 , G11C7/1057 , G11C7/1069 , G11C29/1201 , G11C29/48
Abstract: 물리적으로공유된데이터패스를구비하는반도체메모리장치및 이에대한테스트장치가개시된다. 본발명의실시예에따른반도체메모리장치는스택구조의복수개의칩들사이에데이터패스를물리적으로공유하고, 상기반도체메모리장치를테스트하는테스트모드에서, 상기각 칩들로부터독출(리드(read))되는칩 데이터들을머지한결합데이터와, 제 1 기준데이터및 제 2 기준데이터를비교하여, 비교결과에대응되는레벨을갖는전압을데이터입출력패드로인가하는데이터출력드라이버를구비한다.
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公开(公告)号：KR1020120012512A
公开(公告)日：2012-02-10
申请号：KR1020100074490
申请日：2010-08-02
Applicant: 삼성전자주식회사
CPC classification number: G01R1/045 , G01R1/0466
Abstract: PURPOSE: A test socket and a test device including the same are provided to reduce power impedance in an intermediate frequency area and a high frequency area and to improve the power source integrity of a test socket. CONSTITUTION: A frame(22) includes a first area and a second area. The first area and the second area are formed in the bottom side of a test board(10). A plurality of first contactors(21-1,21-2) is formed in the first area. The first contactor supplies a plurality of test signals to a DUT(Device Under Test)(30) from the test board. A plurality of second contactors(23-1,23-2) is formed in the second area. The second contactors supply a plurality of power sources which are outputted from the test board.
Abstract translation: 目的：提供一个测试插座和包括该测试插座的测试装置以减少中频区域和高频区域的功率阻抗，并提高测试插座的电源完整性。 构成：框架（22）包括第一区域和第二区域。 第一区域和第二区域形成在测试板（10）的底侧。 多个第一接触器（21-1,21-2）形成在第一区域中。 第一接触器从测试板向被测设备（被测器件）（30）提供多个测试信号。 多个第二接触器（23-1,23-2）形成在第二区域中。 第二接触器提供从测试板输出的多个电源。
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公开(公告)号：KR1020100133192A
公开(公告)日：2010-12-21
申请号：KR1020090051950
申请日：2009-06-11
Applicant: 삼성전자주식회사
Inventor： 박환욱
CPC classification number: G11C7/1051 , G11C7/1057 , G11C7/1069 , G11C29/1201 , G11C29/48
Abstract: PURPOSE: A semiconductor memory device having a physically shared data path and a test device for the same are provided to perform test data which is extracted by shared data path in case that a data path is physically shared. CONSTITUTION: A semiconductor memory device physically shares data path between chips. A semiconductor memory device comprises a data output driver(120). The data output driver compares add data and first and the second reference data. A data output driver supplies voltage to a data input/output pad. The voltage has a level corresponding to a comparison result.
Abstract translation: 目的：提供具有物理共享数据路径的半导体存储器件和用于其的测试装置，用于执行在数据路径物理共享的情况下由共享数据路径提取的测试数据。 构成：半导体存储器物理地共享芯片之间的数据路径。 半导体存储器件包括数据输出驱动器（120）。 数据输出驱动器比较添加数据和第一和第二参考数据。 数据输出驱动器将电压提供给数据输入/输出板。 电压具有对应于比较结果的电平。
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公开(公告)号：KR100825790B1
公开(公告)日：2008-04-29
申请号：KR1020060109527
申请日：2006-11-07
Applicant: 삼성전자주식회사
Inventor： 박환욱
CPC classification number: G06F11/2733 , G01R31/31703 , G01R31/31724
Abstract: A data system employing a test controller compressing data, a data compression circuit and a test method using the same are provided to judge pass or failure of a high speed DUT(Device Under Test) by generating a 1 bit signature signal by compressing 8 bit data at every cycle of outputting serial 8 bit data in the high speed DUT and then comparing the 1 bit signature signal with a calculated signature signal stored in the tester. A test system comprises a tester, a test sample and a test controller. The test controller receives a first clock signal and serial data outputted from the test sample, and generates a signature signal by compressing the serial data in m bit unit in response to a second clock signal, and outputs the signature signal to the tester. The signature signal is generated in 1 bit. The second clock signal is generated at every first clock signal when the serial data is inputted. The test controller comprises a shift register(212) and a data compression part(214). The shift register inputs the serial data in response to the first clock signal. The data compression part generates the signature signal by compressing outputs of the shift register in response to the second clock.
Abstract translation: 提供采用压缩数据的测试控制器的数据系统，数据压缩电路和使用其的测试方法，以通过压缩8位数据来产生1位签名信号来判断高速DUT（被测器件）的通过或失败 在高速DUT中输出串行8位数据的每个周期，然后将1位签名信号与存储在测试器中的计算签名信号进行比较。 测试系统包括测试仪，测试样品和测试控制器。 测试控制器接收从测试样本输出的第一时钟信号和串行数据，并且通过响应于第二时钟信号以m位单元压缩串行数据来产生签名信号，并将该签名信号输出到测试器。 签名信号以1位生成。 当输入串行数据时，在每个第一时钟信号产生第二时钟信号。 测试控制器包括移位寄存器（212）和数据压缩部分（214）。 移位寄存器响应于第一个时钟信号输入串行数据。 数据压缩部分通过响应于第二时钟压缩移位寄存器的输出来产生签名信号。
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Patent Agency Ranking
公开(公告)号：KR100814439B1
公开(公告)日：2008-03-17
申请号：KR1020060108495
申请日：2006-11-03
Applicant: 삼성전자주식회사
CPC classification number: G11C5/143 , G05F3/26 , G11C5/147 , G11C29/12005
Abstract: A circuit and a method of alerting power-up time and power-down time are provided to decrease power-up/power-down standby time in a normal mode, as alerting the power-up time and the power-down time in real time. A power-up detection circuit(1130) generates a plurality of detection signals on the basis of sensing signals corresponding to a current flowing in a plurality of function blocks. A selection circuit(1140) generates a plurality of selection signals on the basis of a power-up/power-down mode selection control signal and the detection signals. A decision circuit(1150) performs logic operation of the selection signals in response to an up/down control signal, and generates a power-up completion signal and a power-down completion signal.
Abstract translation: 提供一种提醒上电时间和停电时间的电路和方法，以在正常模式下降低上电/掉电待机时间，同时提醒上电时间和断电时间实时 。 上电检测电路（1130）基于与在多个功能块中流动的电流相对应的感测信号，生成多个检测信号。 选择电路（1140）根据上电/掉电模式选择控制信号和检测信号生成多个选择信号。 判定电路（1150）响应于上/下控制信号执行选择信号的逻辑运算，并产生上电完成信号和掉电完成信号。
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公开(公告)号：KR1020090088556A
公开(公告)日：2009-08-20
申请号：KR1020080013909
申请日：2008-02-15
Applicant: 삼성전자주식회사
CPC classification number: G11C8/18 , G11C7/1003 , G11C7/1066 , G11C7/1093 , G11C29/022 , G11C29/023 , G11C29/028 , G11C29/1201 , G11C2207/2254 , H04L1/004
Abstract: A data transmitting and receiving system is provided to calculate difference values between delay codes and compare the difference values with a reference value, thereby correcting error by recognizing the error during a data frame lock process. A data transmitting device(101) comprises a transmission control unit, a plurality of delay units, an error determining unit and a delay control unit. The error determining unit determines whether error occurs and outputs an error signal according to the determination. The delay control unit sets initial values of delay codes during a data frame lock operation. The delay control unit changes the delay codes in response to a lock signal. The delay control unit resets the delay codes in response to the error signal. A data receiving device(200) determines whether to lock a data frame. The data receiving device outputs a lock signal according to the determination result.
Abstract translation: 提供数据发送和接收系统来计算延迟码之间的差值，并将差值与参考值进行比较，从而通过在数据帧锁定过程中识别错误来校正误差。 数据发送装置（101）包括发送控制单元，多个延迟单元，误差判定单元和延迟控制单元。 错误确定单元确定是否发生错误，并根据该确定输出错误信号。 延迟控制单元在数据帧锁定操作期间设置延迟码的初始值。 延迟控制单元响应于锁定信号改变延迟码。 延迟控制单元响应于错误信号复位延迟码。 数据接收装置（200）确定是否锁定数据帧。 数据接收装置根据确定结果输出锁定信号。
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公开(公告)号：KR1020080032766A
公开(公告)日：2008-04-16
申请号：KR1020060098644
申请日：2006-10-10
Applicant: 삼성전자주식회사
IPC: G11C29/10
CPC classification number: G11C29/14 , G11C29/10 , G11C29/1201 , G11C29/56004 , G11C2029/3602 , G11C29/12015 , G11C29/36
Abstract: A test pattern generation circuit and a semiconductor memory device having the same are provided to change the length of a test pattern as generating various test patterns. According to a test pattern generation circuit(120) in a semiconductor memory device, a plurality of register blocks(122) receive a test signal from an external tester through an input/output pad, and stores the test signal by being synchronized with a low frequency clock signal. A register block control part(121) controls activation of the plurality of register blocks. An output part(123) is connected to the plurality of register blocks, and outputs a signal stored in the register block as a test pattern by being synchronized with a high frequency clock signal.
Abstract translation: 提供了一种测试图案生成电路和具有该测试图形生成电路的半导体存储器件，以便在产生各种测试图案时改变测试图案的长度。 根据半导体存储器件中的测试图形生成电路（120），多个寄存器块（122）通过输入/输出焊盘从外部测试器接收测试信号，并且通过与低位同步来存储测试信号 频率时钟信号。 寄存器块控制部分（121）控制多个寄存器块的激活。 输出部分（123）连接到多个寄存器块，并且通过与高频时钟信号同步，将存储在寄存器块中的信号作为测试图案输出。
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公开(公告)号：KR101442173B1
公开(公告)日：2014-09-18
申请号：KR1020080013909
申请日：2008-02-15
Applicant: 삼성전자주식회사
CPC classification number: G11C8/18 , G11C7/1003 , G11C7/1066 , G11C7/1093 , G11C29/022 , G11C29/023 , G11C29/028 , G11C29/1201 , G11C2207/2254 , H04L1/004
Abstract: 본 발명은 데이터 송수신 시스템을 공개한다. 이 시스템은 레퍼런스 클럭 신호 및 복수개의 데이터 신호들을 출력하는 송신제어부, 복수개의 지연코드들 중 대응하는 지연코드에 응답하여 상기 복수개의 데이터 신호들 중 대응하는 데이터 신호를 소정 시간 지연시켜 지연 데이터 신호를 출력하는 복수개의 지연부들, 데이터 프레임 락 동작시 상기 복수개의 지연코드들을 입력하여 에러 발생 여부를 판단하고, 판단 결과에 따라 에러신호를 출력하는 에러판단부, 및 상기 데이터 프레임 락 동작시 상기 복수개의 지연코드들의 초기값을 설정하고, 락 신호에 응답하여 상기 복수개의 지연코드들 각각을 변화시켜 출력하고, 상기 에러신호에 응답하여 상기 복수개의 지연코드들을 재설정하는 지연제어부를 구비하는 데이터 송신 장치 및 상기 데이터 프레임 락 동작시 상기 레퍼런스 클럭 신호 및 상� � 복수개의 지연 데이터 신호들을 입력하여 데이터 프레임 락 여부를 판단하고, 판단 결과에 따라 상기 락 신호를 출력하는 데이터 수신 장치를 구비하는 것을 특징으로 한다. 따라서, 데이터 프레임 락 과정에서 발생한 에러를 감지하고 이를 보정할 수 있다.
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10.发明授权
公开(公告)号：KR100850204B1
公开(公告)日：2008-08-04
申请号：KR1020060108636
申请日：2006-11-04
Applicant: 삼성전자주식회사
Inventor： 박환욱
IPC: G06F11/22
CPC classification number: G11C29/40 , G11C29/14 , G11C2029/3602
Abstract: 고속 테스트를 위한 고속 커맨드 신호 및 고속 어드레스 신호의 생성 방법 및 이에 적합한 시스템, 그리고 고속 테스트 패턴 생성 방법 및 이에 적합한 장치가 개시된다. 본 발명의 일 실시예에 따른 고속 커맨드 신호 및 고속 어드레스 신호의 생성 방법은, (a)커맨드 신호 및 어드레스 신호를 메모리 장치를 테스트하기 위해 필요한 자동 테스트 장치(ATE:Automatic Test Equipment)로부터 출력되는 클록 신호의 L(여기서, L>1, 자연수)주기 단위로 그루핑하는 단계, (b)각각의 커맨드 신호 그룹 및 어드레스 신호 그룹에서 아이들(Idle) 상태가 아닌 유효 커맨드 신호 및 유효 어드레스 신호를 추출한 후, 상기 클록 신호의 1/M(여기서, M>1, 자연수)주기 길이로 압축하여 출력하는 단계, (c)각각의 커맨드 신호 그룹 및 각각의 어드레스 신호 그룹 내의 상기 유효 커맨드 신호 및 상기 유효 어드레스 신호의 위치를 나타내는 위치 지정 신호를 생성하여 출력하는 단계 및 (d)상기 위치 지정 신호를 이용하여 상기 압축된 유효 커맨드 신호 및 상기 압축된 유효 어드레스 신호로부터 고속 커맨드 신호 및 고속 어드레스 신호를 생성하는 단계를 포함한다.
이로 인해, 저속 테스트 장치를 이용하여 고속 메모리 장치를 테스트할 수 있어 테스트 장치의 효용성을 크게 증가시키고, 고속 테스트 패턴을 통해 테스트 시간을 크게 단축시킬 수 있는 효과가 있다. 또한 고속 데이터 패턴을 내부적으로 직접 생성하여 메모리 영역으로 전달함으로써 로딩 시간을 단축시킬 수 있는 효과가 있다.
고속 테스트 패턴, 테스트 장치, 고주파 클록, 커맨드, 어드레스
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