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公开(公告)号：KR1019970060244A
公开(公告)日：1997-08-12
申请号：KR1019960001956
申请日：1996-01-29
Applicant: 삼성전자주식회사
Inventor： 배준규
IPC: G11C29/00
Abstract: 본 발명은 반도체 메모리 장치의 오류검출정정 회로를 제어하는 회로에 관해 게시한다. 종래에는 전기적 테스트 수행시 오류검출정정 회로가 항상 인에이블되어 있어서 만약 오류검출정정 회로가 불량일 경우는 상기 오류검출정정 회로로 말미암아 오류검출정정 회로에 관련된 회로가 전기적 테스트에서 불량이 될 수가 있었으나, 본 발명의 회로에 따르면 전기적 테스트 수행시 선택적으로 우류검출정정 회로를 디세이블시킴으로써 설사 오류검출정정 회로가 불량일지라도 오류검출정정 회로에 관련된 회로는 전기적 테스트시에 영향을 받지 않음으로 불량성 오류검출정정 회로로 인한 양질의 제불이 불량으로 처리되는 것을 방지할 수 있다.
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公开(公告)号：KR1019980073089A
公开(公告)日：1998-11-05
申请号：KR1019970008207
申请日：1997-03-12
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: 복수의 스트링 선택트랜지스터를 통해 비트라인과 연결되고 서로 직렬로 연결된 다수의 메모리 셀 트랜지스터로 이루어진 셀 스트링을 복수로 가지는 불휘발성 반도체 메모리 장치의 구조는 상기 메모리 셀 트랜지스터들의 문턱전압이 제조공정시 균일하게 분포되어지도록 하기 위해, 상기 셀 스트링들이 서로 공유하는 그라운드 영역에 상기 비트라인의 배열과는 수직방향으로 배치된 트랜지스터 게이트 패턴을 가짐을 특징으로 한다.
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公开(公告)号：KR1019970013284A
公开(公告)日：1997-03-29
申请号：KR1019950027655
申请日：1995-08-30
Applicant: 삼성전자주식회사
IPC: H01L23/50
Abstract: 본 발명은 타이바의 잔류 노이즈에 관한 것으로, 타이바 중간과 Vss 리드 핑거를 연결한 관계로 Vss 본딩에 의해 발생된 타이바 상의 Vss 노이즈는 상기 Vss리드 핑거와 연결된 부위로 빠져나가지만, 그 외에 잔류된 노이즈는 타이바의 선단으로 집중(propagation)되어 다시 반도체 칩쪽으로 반영(reflection)되는 것을 적어도 2곳 이상의 연결점을 형성함으로써, 상기 잔류 노이즈를 감소시킬 수 있는 효과가 있다.
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公开(公告)号：KR100200698B1
公开(公告)日：1999-06-15
申请号：KR1019960001956
申请日：1996-01-29
Applicant: 삼성전자주식회사
Inventor： 배준규
IPC: G11C29/00
Abstract: 본 발명에 따른 오류검출정정 회로를 제어하는 회로는, 반도체 메모리 장치의 내부에 마련되고 그 인에이블 단자가 로우 상태인 동안에 인에이블되는 오류검출정정 회로를 제어한다. 이 회로는 퓨즈단, 제1 입력단, ECC 패드, 제2 입력단 및 게이트단을 구비한다. 퓨즈단에 마련된 퓨즈는 외부적인 에너지가 인가됨에 따라 절단된다. 제1 입력단은, 퓨즈가 절단되기 전에는 로우 상태의 신호를 출력하고, 절단된 후에는 하이 상태의 신호를 출력한다. ECC 패드는 오류검출정정 회로의 인에이블 제어 신호를 입력시키기 위하여 내부적으로 마련된다. 제2 입력단에는 ECC 패드와 접지 단자 사이에 항상 온 상태인 저항성 채널의 NMOS 트랜지스터와 마련된다. 게이트단은, 제1 입력단의 출력 신호 및 제2 입력단의 출력 신호를 입력 받아, 두 입력 신호가 모두 로우 상태인 동안에만 로우 상태의 출력 신호를 발생시켜 오류검출정정 회로의 인에이블 단자에 입력시킨다.
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Patent Agency Ranking
公开(公告)号：KR1019990024589A
公开(公告)日：1999-04-06
申请号：KR1019970045803
申请日：1997-09-04
Applicant: 삼성전자주식회사
IPC: H01L21/66
Abstract: 웨이퍼 번-인 회로가 개시되어 있다. 상기 웨이퍼 번-인 회로는 워드라인을 선택하는 X-디코더; 이웃하는 오드/이븐 워드라인과 연결된 상기 X-디코더의 워드라인 드라이버; 상기 워드라인 드라이버의 게이트의 입력을 연결하는 패드; 상기 패드에 연결된 라인; 상기 라인의 끝 또는 중간에 형성된 제1 도전형의 접합을 구비한다. 상기 제1 도전형 접합의 전기적인 포워드/리버스 특성을 이용하여 결함을 스크린할 수 있다. 또한, 대기 상태에서 워드라인 드라이버의 전(前) 게이트의 입력을 제어하여 오드/이븐 입력을 번갈하 가면서 방전시킴으로써 X-디코더 트랜지스터나 셀 트랜지스터에 AC 스트레스를 가할 수 있다.
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公开(公告)号：KR1019990011165A
公开(公告)日：1999-02-18
申请号：KR1019970034145
申请日：1997-07-22
Applicant: 삼성전자주식회사
IPC: H01L21/82
Abstract: 복수개의 트랜지스터 셀과, 상기 트랜지스터 셀과 트랜지스터 셀 사이에 선택적으로 형성되는 콘택 셀이 서로 직렬로 연결되는 혼합 셀을 갖는 마스크-롬의 제조방법이 개시되어 있다. 트랜지스터 셀이 형성된 반도체 기판의 상부에, 상기 트랜지스터 셀 영역과 콘택 셀 영역을 선택적으로 오픈시키는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 이용하여 불순물을 이온 주입함으로써, 선택적으로 오픈된 트랜지스터 셀과 콘택 셀을 데이터화시킨다. 따라서, 트랜지스터 셀과 콘택 셀을 하나의 레티클을 사용하여 데이터 코딩함으로써 총 처리 시간(TAT)을 줄이고 원가 절감을 달성할 수 있다.
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公开(公告)号：KR1019980026624A
公开(公告)日：1998-07-15
申请号：KR1019960045131
申请日：1996-10-10
Applicant: 삼성전자주식회사
IPC: H01L21/66
Abstract: 본 발명은 웨이퍼 번인 테스트 회로를 내장하는 반도체 메모리 장치에 관한 것으로, 종래 기술의 일실시예에는 워드라인에 직접 내부 또는 외부 전원전압을 인가하는 방식으로 디코더의 워드라인 드라이버회로의 패일을 스크린하였지만, 본 발명의 번인 테스트 회로는 상기 내부 또는 외부 전원전압을 이용 디코더 회로의 모든 입력 게이트단을 홀수번째 그룹과 짝수번째 그룹으로 제어하여 번갈아 방전시킨다. 결국, 디코더 회로 및 셀 어레이 회로에 AC 스트레스를 제공함으로서 동시에 패일을 스크린하고 디코더 구성 소자의 DC 스트레스로 인한 라이프 타임 단축을 방지하며, 홀수번째 워드라인과 짝수번째 워드라인 사이에는 전압차가 발생하므로 주울열을 이용 워드라인을 오픈 또는 악화시켜 스크린을 용이하게 할 수 있는 효과가 있다.
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公开(公告)号：KR1019970030849A
公开(公告)日：1997-06-26
申请号：KR1019950042337
申请日：1995-11-20
Applicant: 삼성전자주식회사
IPC: H01L27/112
Abstract: 본 발명은 스트링 블록 사이에 누설전류의 흐름을 차단하는 트랜지스터를 형성하는 마스크 롬 셀 및 그의 스텐바이 방지용 트랜지스터 제조방법에 관한 것이다.
본 발명의 마스크롬 셀을 이루는 각각의 스트링 블록은 스트링 선택라인과, 상기 스트링 선택라인과 평행하게 형성된 복수개의 워드라인과, 상기 스트링 선택라인 및 워드라인과 수직하게 형성된 복수개의 비트라인 및 Vss라인과, 상기 비트라인이 접속되는 비트라인 콘택과, 상기 Vss라인이 접속되는 Vss라인 콘택과, 상기 Vss라인의 좌우측에 평행하게 형성된 스텐바이 라인으로 구성되고, 상기 상하로 인접하는 스트링 블록의 사이에는 상기 스텐바이 라인(SB／L)에 연결되는 스텐바이 방지용 트랜지스터가 형성된다.
본 발명은 스텐바이 방지용 트랜지스터의 폭(width)이 증가하여 스트링 전류를 증가시킴으로써 장치의 동작마진을 증대시킬 수 있고, 스텐바이 방지용 트랜지스터가 금속에 의해 상기 스텐바이 라인에 연결되기 때문에 공정상의 문제점을 최소화할 수 있다.-
公开(公告)号：KR1019970013375A
公开(公告)日：1997-03-29
申请号：KR1019950025968
申请日：1995-08-22
Applicant: 삼성전자주식회사
IPC: H01L27/112
Abstract: 신규한 마스크-롬 및 그 제조방법이 개시되어 있다. 제1 및 제2 스트링 선택 라인에 각각 그 게이트가 연결된 복수개의 스트링 선택 트랜지스터 ; 상기 복수개의 스트링 선택 트랜지스터에 직렬 연결되어 하나의 스트링을 구성하는 복수개의 셀 트랜지스터 ; 상기 스트링의 끝단에 형성되고 대기라인에 그 게이트가 연결된 대기라인 트랜지스터 ; 상기 스트링 선택 트랜지스터, 셀 트랜지스터, 및 대기라인 트랜지스터를 직렬 접속시키기 위해 형성된 복수개의 불순물층 ; 및 상기 셀 트랜지스터와 셀 트랜지스터 사이에 선택적으로 형성되고 상기 불순물층에 직접 접속되는 워드라인을 갖는 콘택 셀을 구비한다. 셀 트랜지스터들 사이에 선택적인 콘택 셀을 형성함으로써 집적도를 증가시킬 수 있다.
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