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公开(公告)号：KR100189965B1
公开(公告)日：1999-06-01
申请号：KR1019950009452
申请日：1995-04-21
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 본 발명의 비휘발성 메모리 장치는 제1도전형의 반도체 기판과, 상기 반도체 기판상에 형성되고 얇은 제1부분고 상기 제1부분보다 두꺼운 제2부분으로 구성된 제1절연막과, 상기 제1절연막의 얇은 제1부분과 인접한 기판의 표면 근방에 상기 제1절연막의 얇은 제1부분과 오버랩되고 상기 제1도전형과 반대의 도전형으로 형성되는 제1불순물영역의 제1부분과, 상기 제1불순물 영역의 제1부분상에 상기 제1불순물 영역의 제1부분보다 얕게 형성되고 상기 제1도전형과 반대의 도전형으로 형성되어 소오스 및 드레인 역할을 하는 제1불순물 영역이 제2부분과, 상기 제1절연막의 제2부분과 인접한 반도체 기판의 표면 근방에 상기 제1도전형과 반대의 도전형으로 형성되고 소오스 및 드레인 역할을 하는 제2불순물 영역과, 상기 제1절연막 상에 순차적으로 형성되� � 부유게이트, 유전체층과, 제어게이트와, 상기 제어게이트, 유전체층 및 부유게이트의 측벽과 상기 기판상에 형성되는 제2절연막을 구비한다. 이에 따라, 본 발명은 얇은 제1절연막의 질을 향상시킬 수 있어 소자의 신뢰성을 높일 수 있다.
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公开(公告)号：KR1019970072452A
公开(公告)日：1997-11-07
申请号：KR1019960013910
申请日：1996-04-30
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 제작이 용이하고, 오염의 증가를 방지할 수 있는 불휘발성 반도체 기억 장치를 제공한다. 본 발명은 워드라인이 부유 게이트 전극 및 제어 게이트 전극 사이에 절연막을 매개로 이층 구조를 가지는 불휘발성 반도체 기억장치에 있어서, 선택 트랜지스터는 단일층 구조의 게이트 전극을 가진다. 따라서, 본 발명의 불휘발성 반도체 기억장치는 종래와 달리 상기 선택 틀랜지스터의 게이트 전극이 제어 게이트 전극의 단일층으로 형성되어 종래에 버팅 접촉창을 형성하기 위하여 필요하던 영역을 감소시켜서 집적도를 향상시킬 수 있고, 공정을 단순화하는 효과를 가진다.
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公开(公告)号：KR1019930011300A
公开(公告)日：1993-06-24
申请号：KR1019910021913
申请日：1991-11-30
Applicant: 삼성전자주식회사
IPC: H01L27/112
Abstract: 다결정 실리콘과 이 위에 실리사이드로 된 폴리사이드 구조의 게이트 전극구조를 갖는 MOS 트랜지스터를 정보저장 수단으로 하는 마스크 층의 제조방법에 있어서, 공핍형의 상기 구조의 M0S 트랜지스터를 형성하는 단계와, 코팅을 위해서 상기 형성된 트랜지스터중 선택된 트랜지스터에 대해서 게이트 전극부분을 오픈하는 포트 마스킹작업후 기간과 동일 도전형이 불순물 이온을 상기 게이트 전극의 다결정 실리콘층에 주입하므로써 중배형의 M0S트랜지스터를 형성시켜 코팅 즉 프로그램되는 단계를 갖고 형성됨을 특징으로 하는 mROM제조방법에 관한 것.
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公开(公告)号：KR100224652B1
公开(公告)日：1999-10-15
申请号：KR1019920011637
申请日：1992-06-30
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 본 발명은 반도체장치의 소자분리방법에 관한 것이다.
본 발명에 의하면, 반도체기판상에 패드산화막과 질화막을 차례로 침적한 다음 포토리소그래피공정을 통해 필드영역상의 상기 질화막 및 패드산화막을 제거하여 액티브영역을 한정하는 공정, LOCOS공정에 의해 상기 필드영역상에 필드산화막을 형성하는 공정, 상기 액티브영역상에 남아 있는 질화막을 식각하고, 이어서 노출되는 패드산화막을 습식식각하되 식각시간을 액티브영역 엣지부위에 형성된 필드산화막과 상기 패드산화막을 합한 잔류산화막의 두께에 대한 습식식각 시간으로 환산하여 상기 환산된 시간동안 상기 잔류산화막을 습식식각하는 공정, 상기 결과물상에 완충산화막을 형성하고 Vth조정을 위한 이온주입을 실시하는 공정으로 제공된다. 따라서 상기한 본 발명의 방법에 의하면 안정된 전기적 특성을 갖는 반도체소자의 제조가 가능하게 된다.-
Patent Agency Ranking
公开(公告)号：KR1019980037353A
公开(公告)日：1998-08-05
申请号：KR1019960056098
申请日：1996-11-21
Applicant: 삼성전자주식회사
IPC: H01L21/8239 , H01L27/105
Abstract: 스트링 셀 전류의 증대를 제공하기 위한 반도체 메모리 소자의 구조는, 메모리 셀 트랜지스터의 게이트 유전막 두께를 그 바깥쪽에 설치될 제어 트랜지스터의 게이트 유전막 두께보다 얇게 형성하기 위해, 상기 제어 트랜지스터의 유전막을 열산화법으로 소정의 두께로 성장시킨 다음, 상기 제어 트랜지스터 안쪽에 다수의 메모리 셀 트랜지스터 영역만을 한정하여 사진공정으로 패턴을 노출시켜 습식식각으로 상기 산화막을 제거하고 메모리 셀 트랜지스터의 게이트 유전막을 성장시키고, 최종 공정에서 메모리 셀 트랜지스터의 채널폭보다 제어 트랜지스터의 채널폭이 같거나 커지도록 하기 위해, 상기 제어 트랜지스터가 형성될 영역의 소자활성 영역의 폭을 메모리 셀 트랜지스터가 형성될 영역의 소자활성 영역의 폭보다 넓게 형성한 것을 특징으� �� 한다.
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公开(公告)号：KR1019970053042A
公开(公告)日：1997-07-29
申请号：KR1019950057127
申请日：1995-12-26
Applicant: 삼성전자주식회사
IPC: H01L21/334
Abstract: 반도체 기판상에 게이트 산화막, 게이트 전극 물질을 차례로 증착하는 단계; 상기 결과물에 패터닝된 감광막을 사용하여 상기 게이트 산화막 및 게이트 전극 물질을 식각하여 게이트를 형성하는 단계; 및 이온주입시 쇄도잉(Showing)현상을 방지하기 위해 상기 감광막을 적정한 두께로 낮추어 이온 주입 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 LDD(Lightly Doped Drain) 구조의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 제조방법이다.
본 발명에 의한 LDD 구조의 MOSFET 제조 방법은 소오스/드레인 영역에 저농도의 이온주입시 발생하는 감광막 쇄도잉 현상을 억제함으로써 MOSFET의 중요 특성인 문턱전압(Vth) 및 전류(I
DS ) 특성을 향상시켜 미세 패턴 소자 형성을 가능하게 한다.-
公开(公告)号：KR1019960039401A
公开(公告)日：1996-11-25
申请号：KR1019950010548
申请日：1995-04-29
Applicant: 삼성전자주식회사
IPC: H01L27/112
Abstract: 마스크롬의 제조방법에 대해 기재되어 있다.
이는 반도체기판 상에 게이트전극 및 스페이서 형성후 롬 코딩을 위한 사진식각공정을 행하는 제1 공정과, 롬 코딩을 위한 이온을 주입하는 제2 공정을 포함하는 마스크롬 제조방법에 있어서, 제2 공정은, 반도체 기판에 불순물을 주입하는 1차 이온주입 공정과, 1차 이온주입 공정과는 그 주입에너지 및 도우즈가 각각 다른 2차 이온주입공정으로 진행되는 것을 특징으로 한다.
따라서, 막의 불균일 또는 이상물질등에 의한 주입이온의 차단형상을 방지할 수 있으므로, 셀 문턱전압의 산포를 줄일 수 있고, 디바이스의 특성을 안정화할 수 있다.-
公开(公告)号：KR100213199B1
公开(公告)日：1999-08-02
申请号：KR1019960013910
申请日：1996-04-30
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 제작이 용이하고, 오염의 증가를 방지할 수 있는 불휘발성 반도체기억 장치 제조 방법을 제공한다. 본 발명의 일 관점은 반도체 기판에 활성 영역을 한정하는 소자 분리 영역을 형성하고, 활성 영역에 터널산화막을 형성한다. 터널 산화막을 포함하는 반도체 기판의 전면에 제1도전막을 형성하고, 제1도전막을 사진 식각하여 셀 어레이 영역에서 각 스트링 단위로 서로 분리되며 주변 회로 영역 및 선택 트랜지스터가 형성될 부분을 노출하는 제1도전막 패턴을 형성한다. 제1도전막 패턴을 포함하는 반도체 기판의 전면에 절연막을 형성하고, 사진 식각 공정으로 상기 제1도전막 패턴을 감싸는 절연막 패턴을 형성하며, 주변 회로 영역 및 선택 트랜지스터가 형성되는 부분의 활성 영역을 노출한다. 노출된 활성 영역 상에 제1게이트 산화막을 형성하고, 주변 회로 영역의 일부분에서 상기 제1게이트 산화막을 식각하여 주변 회로 영역의 일부분에서의 활성 영역을 노출한다. 노출된 활성 영역 및 제1게이트 산화막 상에 제2게이트 산화막을 형성하고, 제2게이트 산화막을 포함하는 반도체 기판의 전면에 제2도전막을 형성한다. 사진 식각공정을 이용하여 상기 제1도전막 패턴이 형성된 부분에 제어 게이트 전극 및 부유 게이트 전극을 형성하고, 제2도전막으로 주변 회로 영역 및 선택 트랜지스터의 게이트 전극을 형성한다.
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公开(公告)号：KR1019970053464A
公开(公告)日：1997-07-31
申请号：KR1019950065850
申请日：1995-12-29
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 본 발명은 불휘발성 반도체 메모리 소자의 제조방법 및 구조에 관한 것으로서, 특히 반도체 기판 상에 액티브영역을 한정하기 위한 필드산화막을 로코스 방법에 의해 형성하는 단계; 사진공정에 의해 상기 필드산화막에 의해 형성된 액티브 영역의 폭보다 작은 폭을 가지는 터널영역으로 제공되는 영역의 열산화막을 건식 및 습식식각에 의해 제거하여 기판의 표면을 노출시키는 단계; 노출된 터널영역의 반도체 기판사에 소정 두께의 터널산화막을 형성하고, 통상의 방법으로 플로팅게이트, 유전체충, 콘트롤 게이트를 형성하는 단계를 구비하는 것을 특징으로 한다.
따라서, 본 발명에서는 불휘발성 반도체 메모리 소자의 터널영역을 최소화하여 커플링율을 크게할 수 있어서 프로그램 능력을 향상시킬 수 있다.
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