公开(公告)号：KR1020000055376A

公开(公告)日：2000-09-05

申请号：KR1019990003959

申请日：1999-02-05

Applicant: 삼성전자주식회사

Inventor： 선우준

IPC: H04N5/44

Abstract: PURPOSE: A video decoder incorporating comb filtering capability and a method for managing a line memory thereof are provided to use the line memory more effectively. CONSTITUTION: A video decoder incorporating comb filtering capability includes a selector(15), a memory controller(35), a first line memory(25), a second line memory(30), a comb filtering member(40), and a comb filter controller(10). The selector(15) inputs an active image signal and a vertical blanking data, and outputs the active image signal and the vertical blank data responding to a selection signal selectively. The memory controller(35) according to the present invention generates a memory control signal corresponding to a horizontal activation signal, a write signal, a read signal, an active video signal, and a memory test signal. The first line memory(25) writes/reads the signal from the selector responding to the memory control signal. The second line memory(30) writes/reads the first delay signal from the first line memory responding to the memory control signal. The comb filter controller(10) decodes the memory test signal and the vertical blanking signal, and generates the decoded output as a comb filter control signal.

Abstract translation: 目的：提供一种结合梳状滤波功能的视频解码器及其线路存储器的管理方法，以更有效地使用线路存储器。 构成：包括梳状滤波功能的视频解码器包括选择器（15），存储器控制器（35），第一行存储器（25），第二行存储器（30），梳状滤波元件（40）和梳子 过滤器控制器（10）。 选择器（15）输入有源图像信号和垂直消隐数据，并且选择性地响应于选择信号输出有效图像信号和垂直空白数据。 根据本发明的存储器控​​制器（35）产生对应于水平激活信号，写入信号，读取信号，有效视频信号和存储器测试信号的存储器控​​制信号。 第一行存储器（25）响应于存储器控制信号写入/读取来自选择器的信号。 第二行存储器（30）响应于存储器控制信号写入/读取来自第一行存储器的第一延迟信号。 梳状滤波器控制器（10）解码存储器测试信号和垂直消隐信号，并且生成解码输出作为梳状滤波器控制信号。

公开(公告)号：KR100252045B1

公开(公告)日：2000-04-15

申请号：KR1019970059283

申请日：1997-11-11

Applicant: 삼성전자주식회사

Inventor： 선우준

IPC: H04N5/76

CPC classification number: H04N7/01 ,  G06T3/40 ,  G09G2340/0407 ,  H04N5/14 ,  H04N7/088 ,  H04N9/64

Abstract: PURPOSE: An apparatus for controlling a scalar memory in a video signal processor and a method thereof are provided to use a scalar memory efficiently by processing active video data in an active section and vertical blanket data in a vertical blanket section. CONSTITUTION: A timing controller(45) controls a memory unit(46) in accordance with an inputted control signal and generates a HEN_OUT signal to enable a memory. The first mux(44) outputs active video data in a normal mode and vertical blanket data in a vertical blanket section to the memory unit(46). A by-pass controller(41) sets a by-pass mode to enable active video data to be outputted directly not through the memory unit(46) and controls an output of the second mux(27). Active video data are inputted to the second D flipflop(43) and is outputted to the second mux(47). An HAV_IN signal and a HEN_IN signal are inputted to the first D flipflop(42) and outputted to the second mux(47). The memory unit(46) comprises an inputting unit, an outputting unit, a write decoder and a read decoder. The second mux(47) outputs signals from the first and the second D flipflops(42,43) in a by-pass mode and signals from the memory unit(46) in a normal mode or a VBI mode.

Abstract translation: 目的：提供一种用于控制视频信号处理器中的标量存储器的装置及其方法，其通过处理活动部分中的活动视频数据和垂直毯部分中的垂直覆盖数据来有效地使用标量存储器。 构成：定时控制器（45）根据输入的控制信号控制存储器单元（46），并产生HEN_OUT信号以使能存储器。 第一多路复用器（44）以正常模式输出活动视频数据，并将垂直覆盖区域中的垂直覆盖数据输出到存储器单元（46）。 旁路控制器（41）设置旁路模式，以使得不能通过存储器单元（46）直接输出活动视频数据，并控制第二复用器（27）的输出。 有效视频数据被输入到第二D触发器（43），并被输出到第二复用器（47）。 HAV_IN信号和HEN_IN信号被输入到第一D触发器（42）并被输出到第二复用器（47）。 存储单元（46）包括输入单元，输出单元，写入解码器和读取解码器。 第二复用器（47）以旁路模式从第一和第二D触发器（42,43）输出信号，并以正常模式或VBI模式从存储器单元（46）输出信号。

公开(公告)号：KR100183935B1

公开(公告)日：1999-04-15

申请号：KR1019960045125

申请日：1996-10-10

Applicant: 삼성전자주식회사

Inventor： 선우준

IPC: H03M7/00

Abstract: 적응 차분 펄스 부호 변조 방식 압축/분해 장치 및 방법이 개시된다. 이 장치는 예상 샘플을 저장하고 최종 예상 샘플을 계산하여 플로우를 검사하거나, 이전에 출력된 제2새로운 샘플과 최종 차이값을 가산하여 현재의 제2새로운 샘플로서 출력하는 수단과, 제2원시 샘플 및 제1새로운 샘플을 입력하고, 입력한 값들중 하나를 압축/분해 선택신호(SE)에 응답하여 선택적으로 출력하는 선택수단과, 스텝 사이즈(SS) 및 선택수단의 출력을 입력하여 (선택수단 출력의 크기 * SS/4) + SS/8 같은 연산을 수행하고, 연산된 결과를 최종 차이값으로서 출력하는 수단과, 선택수단의 출력에 상응하는 인덱스 값과 이전의 인덱스 값을 가산하여 새로운 인덱스값을 획득하고, 새로운 인덱스값에 해당하는 SS를 출력하는 수단과, 제1원시 샘플로부터 예상 샘플을 감산하여 차이값을 출력하는 수단과, SS를 SE에 응답하여 출력하는 제1레지스터와, 차이값을 제1레지스터로부터 출력되는 SS와 비교하고, 소정수로 나눈 SS를 차이값으로부터 감산하고, 소정수로 다시 나눈 SS를 감산된 값으로부터 다시 감산하여, 제1새로운 샘플을 생성하며, 생성된 제1새로운 샘플을 선택수단으로 출력하는 수단과, 입력한 선택수단의 출력을 SE에 응답하여 제1새로운 샘플로서 출력하는 제2레지스터 및 제1수단으로부터 입력한 현재의 제2새로운 샘플을 반전된 SE에 응답하여 출력하는 수단을 구비하는 것을 특징으로 하고, 시스템 운영면에서 효율적이고, 시스템의 크기가 축소되는 효과가 있다.

公开(公告)号：KR100149321B1

公开(公告)日：1998-11-02

申请号：KR1019950024823

申请日：1995-08-11

Applicant: 삼성전자주식회사

Inventor： 선우준

IPC: H04L29/02

Abstract: 이 발명은 리미터 기능을 갖는 에이-로우/뮤-로우 압축기에 관한 것으로, 입력되는 선형 데이타의 형태를 부호 신호와 크기 신호의 형태로 변환하는 형태변환부(100)과, 상기 형태변환부(100)으로부터 출력되는 신호를 입력받아, 상기 신호가 뮤-로우 신호일 경우 에이-로우 신호 형태로 변환하며, 오버플로우가 발생할 때에는 변환되는 값을 최고값으로 하여 출력하는 뮤-로우 조절수단(800)과, 상기 뮤-로우 조절수단(800)으로부터 출력되는 신호를 입력받아 최초로 '1'이 나타나는 위치를 찾는 세그먼트 추출수단(300)과, 상기 세그먼트 추출수단(300)으로부터 출력되는 신호를 입력받아 세그먼트 값으로 변환하여 출력하는 부호화수단(400)과, 상기 세그먼트 추출수단(300)으로부터 출력되는 신호를 입력받아 예외적인 사항을 처리하는 예외처리수단(500)과, 상기 뮤-로우 조절수단(800)으로부터 출력된 신호를 입력받아, 상기 세그먼트 추출수단(300)으로부터 출력되는 세그먼트 위치 다음 비트부터 4비트만을 통과시킨 스텝 신호를 출력하는 병렬 시프터(600)와, 상기 뮤-로우 조절수단(800)으로부터 출력되는 부호 신호와 상기 부호화수단(400)으로부터 출력되는 세그먼트 신호와 상기 병렬 시프터(600)로부터 출력되는 스텝 신호를 입력받아, 에이-로우인 경우 짝수 번째 비트의 신호값을 모두 반전시키고, 뮤-로우인 경우 부호 신호를 제외한 각 비트의 신호값을 반전시키는 반전출력수단(700)으로 이루어져 있으며, 에이-로우/뮤-로우 압축기에 있어서, 뮤-로우 신호 처리중 크기 변환시 발생하는 오버플로우에 의한 오류를 제거하는 리미터 기능을 갖는 에이-로우/뮤-로우 압축기에 관한 것이다.

公开(公告)号：KR100247925B1

公开(公告)日：2000-03-15

申请号：KR1019970002888

申请日：1997-01-30

Applicant: 삼성전자주식회사

Inventor： 선우준

IPC: G06F7/52

Abstract: 곱셈기 및 그의 동작 방법이 개시된다. M비트의 제1데이타와 N비트의 제2데이타를 곱셈하는 이 곱셈기는, 제1데이타를 병렬로 입력하여 래치하는 제1레지스터와, 확장 비트들을 발생하는 비트 발생수단과, 확장비트 및 제1레지스터로부터 출력되는 제1데이타를 병렬로 입력하여 출력 제어신호에 응답하여 순차적으로 직렬로 출력하는 병직렬 변환수단과, 제2데이타를 병렬로 입력하여 래치하는 제2레지스터와, 병직렬 변환수단의 직렬 출력을 쉬프팅한 N비트의 쉬프팅 데이타를 병렬로 출력하는 제1쉬프팅수단과, 쉬프팅 데이타와 제2레지스터에 래치된 제2데이타를 논리곱하는 논리곱수단과, 논리곱수단의 출력과 캐리 데이타를 가산하고, 가산된 결과를 출력하는 가산수단과, 가산된 결과의 최하위 비트를 제외한 비트들을 캐리 데이타로서 래치하는 제3레지스터와, 가산된 결과의 최하위 비� ��를 래치하는 제4레지스터와, 제4레지스터의 출력을 쉬프팅하는 제2쉬프팅수단과, 제2쉬프팅수단의 출력을 병렬로 입력하여 제1데이타와 제2데이타의 곱셈결과로서 래치하는 제5레지스터 및 출력 제어신호를 발생하고, 다음 곱셈 연산 이전에 리셋신호를 발생하는 제어수단을 구비하는 것을 특징으로 하고, 가격이 저렴하고, 크기가 줄어들어 집적회로 구현시 상당히 유리한 효과가 있다.

公开(公告)号：KR1019990039253A

公开(公告)日：1999-06-05

申请号：KR1019970059283

申请日：1997-11-11

Applicant: 삼성전자주식회사

Inventor： 선우준

IPC: H04N5/76

Abstract: 본 발명은 스케일러와 VBI 디코더가 함께 포함된 비디오 신호 처리 시스템에 관한 것으로서, 액티브 비디오 데이터를 메모리에 리드 또는 라이트하는 노말모드, 또는 VBI데이터를 메모리에 리드 또는 라이트하는 VBI모드 중 하나의 모드를 설정하기 위한 모드선택신호, 및 상기 각 모드에서 메모리에 대한 데이터의 리드 또는 라이트를 인에이블하기 위한 제어신호를 발생하기 위한 제어신호 발생수단; 액티브 비디오 데이터 및 VBI데이터가 입력되어, 모드선택신호에 따라 하나의 신호를 선택하여 출력하는 제1먹스수단; 제어신호 발생수단에 의하여 메모리 라이트가 인에이블된 경우에, 액티브 비디오 구간에서 상기 액티브 비디오 데이터를 소정의 비율로 스케일링하여 메모리에 라이트하고, 수직 블랭킹 구간에서 VBI데이터를 메모리에 라이트하는 라이트제어수단; 및 제어신호 발생수단에 의하여 메모리 리드가 인에이블된 경우에, 액티브 비디오 구간에서 스케일링된 액티브 비디오 데이터를 선입선출 방식으로 메모리로부터 리드하여 출력하고, 수직 블랭킹 구간에서 VBI데이터를 선입선출 방식으로 메모리로부터 리드하여 출력하는 리드제어수단을 포함하여, 스케일러와 VBI 디코더가 함께 포함된 비디오신호 처리 시스템에서 스케일러에 구비된 FIFO 메모리를 이용하여 시분할 방식으로 액티브 구간에서는 액티브 비디오 데이타를 처리하고 수직 블랭킹 구간에서는 수직 블랭킹 데이터를 처리할 수 있다.

公开(公告)号：KR100182055B1

公开(公告)日：1999-05-15

申请号：KR1019950030790

申请日：1995-09-19

Applicant: 삼성전자주식회사

Inventor： 선우준

IPC: G06F7/00

Abstract: 이 발명은 적응 차분 펄스 부호 변조 방식의 복원기에 관한 것으로, 직렬로 된 압축 데이타를 입력받아 병렬의 신호로 변환하여 출력하는 병렬 변환수단과; 상기 비교값 생성수단으로부터 출력되는 스텝사이즈를 입력받아, 상기 병렬 변환수단으로부터 출력되는 데이타에 따라 압축된 데이타를 복원하여 차이값을 생성하여 출력하는 복원수단과; 상기 복원수단으로부터 출력되는 차이값 신호를 입력받아 직전의 데이타에 의하여 보정하여 완성된 신호를 출력하는 보정수단으로 이루어져 있으며, 대화형 멀티미디어 협회 산하 소속의 디지털 오디오 기술 운영 그룹에서 공개 표준으로 공개된 압축기를 회로로 구현한 적응 차분 펄스 부호 변조 방식의 압축기에 관한 것이다.

公开(公告)号：KR100153057B1

公开(公告)日：1998-12-15

申请号：KR1019950041908

申请日：1995-11-17

Applicant: 삼성전자주식회사

Inventor： 남재욱 ,  선우준

IPC: H03M1/10

Abstract: 본 발명은 아날로그/디지탈 변환기, 아날로그/디지탈 변환기 후단에 위치한 제1 가산기, 아날로그/디지탈 변환기 및 디지털/아날로그 변환기 후단에 위치한 제2 가산기를 구비한 디지털 신호 처리 시스템의 DC 오프셋 자동 측정 장치에 있어서, 아날로그/디지탈 변환기에서 연속해서 출력되는 데이타와 피드백되는 데이타를 가산하기 위한 제3 가산기; 상기 제3 가산기에서 출력되는 데이타를 출력하고 제3가산기에서 제공되는 데이타가 소정 횟수가 되면 제3 가산기에서 출력되는 값을 소정 횟수로 나누어 구해진 평균값을 출력하는 동작을 3차례에 걸쳐 수행하는 제1 전송 수단; 상기 제1 전송 수단에서 출력되는 데이타중 제2 가산기의 (+)성분의 오프셋과 아날로그/디지탈 변환기의 (+)성분의 오프셋 값에서 제1 전송 수단에서 출력되는 데이타중 디지탈/아날로그 변환기 F7와 제2 가산기와 아날로그/디지탈 변환기를 거치면서 합성된(+)성분의 오프 셋 값을 감산한 순수한 디지털/아날로그 변환기의 오프셋을 저장하는 제1 저장수단 ; 상기 아날로그/디지탈 변환기의 오프 셋 값를 저장하는 제2 저장 수단 ; 상기 제1, 2 저장수단에서 출력되는 신호와 기저 전위의 전압을 선택적으로 제3 가산기의 피드백 데이타로 제공하는 제2 전송수단 ; 상기 제2 저장 수단에서 출력되는 값을 반전하기 위한 제1 인버터 ; 상기 제1 인버터에서 출력되는 디지털/아날로그 변환기와 제2 가산기와 아날로그/디지탈 변환기를 거치면서 합성된 (+)성분의 오프 셋값과 아날로그/디지탈 변환기로부터 출력되는 데이타를 선택적으로 출력하기 위한 제3 전송 수단 ; 상기 제1 저장 수단에서 출력되는 값을 반전 하기 위한 제2 인버터; 상기 제 2 인버터에서 출력되는 디지털/아날로그 변환기의 오프셋 값과 기저 전위의 전압을 제2 가산기로 선택적으로 출력하기 위한 제4 전송 수단 ; 상기 제1 인버터를 통해 출력되는 아날로그/디지탈 변환기의 오프셋과 기저 전위의 전압을 제1 가산기로 선택적으로 출력하기 위한 제5 전송 수단을 포함하여 구성된 것으로서, 멀티미디오용 오디오코덱과 같은 디지털 신호처리시스템에 있어서 D/A 변환기와 A/D 변환기를 거치면서 발생되는 DC 오프셋을 제거하기 위하여 DC 오프셋을 자동적으로 측정하기 위한 것이다.

公开(公告)号：KR1019970016926A

公开(公告)日：1997-04-28

申请号：KR1019950030790

申请日：1995-09-19

Applicant: 삼성전자주식회사

Inventor： 선우준

IPC: G06F7/00

Abstract: 이 발명은 적응 차분 펄스 부호 변조 방식의 복원기에 관한 것으로, 직렬로 된 압축 데이타를 입력받아 병렬의 신호로 변환하여 출력하는 병렬 변환수단과, 상기 비교값 생성수산으로부터 출력되는 스텝사이즈를 입력받아, 상기 병렬변환수단으로부터 출력되는 데이타에 따라 압축된 데이타를 복원하여 차이값을 생성하여 출력하는 복원수단과, 상기 복원수단으로부터 출력되는 차이값 신호를 입력받아 직전의 데이타에 의하여 보정하여 완성된 신호를 출력하는 보정수단으로 이루어져 있으며, 대화형 멀티미디어 협회 산하 소속의 디지탈 오디오 기술 운영 그룹에서 공개 표준으로 공개된 복원기를 회로로 구현한 적응 차분 펄스 부호 변조 방식의 압축기에 관한 것이다.

公开(公告)号：KR1019950002208A

公开(公告)日：1995-01-04

申请号：KR1019930010248

申请日：1993-06-07

Applicant: 삼성전자주식회사

Inventor： 선우준 ,  김영생

IPC: H03H17/00

Abstract: 본 발명은 디지탈 필터와 필터링 방법을 공개한다. 그 회로는 제1단의 제1, 제2사이클의 N개의 계수 데이타와 제2단의 제1, 제2, 제3, 제4 사이클의 M개의 계수 데이타를 저장하기 위한 계수 메모리, 입력되는 데이타를 저장하기 위한 제1데이타 메모리, 상기 제1데이타 메모리의 제1단의 데이타를 리드하기 위한 제1단 계수기, 상기 제1데이타 메모리의 제2단의 데이타를 리드하기 위한 제2단 계수기, 상기 제1단 계수기과 제2단 계수기의 출력 데이타를 입력하고 상기 계수 메모리으로 부터의 계수를 입력하여 각각 곱하기 위한 곱셈기, 상기 곱셈기에 의해 곱해진 각 사이클의 곱셈 결과 데이타의 누산을 하여 출력하기 위한 가산기, 및 상기 가산기의 가산된 결과 데이타를 저장하기 위한 제2데이타 메모리로 구성되어 있다. 따라서 2단의 회로구성으로 8배의 오버 샘플링을 수행할 수가 있다.