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公开(公告)号：KR1019990015434A
公开(公告)日：1999-03-05
申请号：KR1019970037560
申请日：1997-08-06
Applicant: 삼성전자주식회사
Inventor： 남재욱
Abstract: 집적 회로의 폴트 검출 장치 및 방법이 개시된다. 본 발명에 따른 집적 회로의 폴트 검출 장치는, 내부에 하나 이상 N개의 서브 블럭으로 연결되고, 스캔 테스트 모드 신호에 응답하여 서브 블럭에 존재하는 폴트를 검출하는 집적 회로의 폴트 검출 장치에 있어서, N개의 서브 블럭 중 제1~N-1서브 블럭의 출력 신호들을 병렬로 입력하고, 테스트 블럭 선택 신호에 응답하여 제1~N-1부분 블럭들 중 하나를 선택하는 블럭 선택 수단, 및 선택된 블럭의 출력 신호들을 병렬 입력하고, 병렬 입력된 출력 신호들을 테스트 클럭 신호에 응답하여 직렬 신호로서 출력하는 선택적 스캔 체인 수단을 구비하는 것을 특징으로 한다.
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公开(公告)号：KR1019980026885A
公开(公告)日：1998-07-15
申请号：KR1019960045451
申请日：1996-10-11
Applicant: 삼성전자주식회사
IPC: G06F7/52
Abstract: 본 발명은 디지탈 신호 처리 분야의 하드웨어 연산장치중에서 6-2 압축기로 구성한 54*54 비트 승산기를 개시한다.
54 비트의 승수와 비승수를 직접 입력하는 직접 엔코더부(Direct Encoder)와 부분곱들을 연속적으로 가산하여 압축하는 압축부와 캐리 전송 지연을 줄이기 위하여 캐리 선택 가산기를 사용하여 곱을 출력하는 최종 가산기(Final Adder)를 포함하는 6-2 압축기로 구성한 54*54 비트 승산기에 있어서 압축부의 6-2 압축기(Compressor)는 제1 전가산기와 제2 전가산기(Full Adder)와 제3 전가산기와 제4 전가산기로 구성한다.
6-2 압축기로 구성한 54*54 비트 승산기는 4-2압축기 3개로 구성된 것보다 전가산기의 회로가 간단하기 때문에 회로내에 들어가는 트랜지스터의 수가 줄어들어 전송단을 줄일 수 있고 에너지 절약형 패스 트랜지스터 로직을 사용하므로써 고속동작을 하면서도 저전력 소비가 가능한 회로 크기가 소형화 되는 효과를 제공한다.-
公开(公告)号：KR1020000001888A
公开(公告)日：2000-01-15
申请号：KR1019980022364
申请日：1998-06-15
Applicant: 삼성전자주식회사
Inventor： 남재욱
IPC: H04N9/64
Abstract: PURPOSE: A color outline compensator is provided to prevent the deterioration of performance without increasing hardware according to the increase of the coefficient of filter. CONSTITUTION: A color contour line compensator comprises: a sampling piece(40) to sample an input color signal by responding to the clock signal having variable frequency; a first differential piece(42) to output the signal output from the sampling piece; a second differential piece(44) to differentiate and output the signal output from the first differential piece; and a signal delay piece(46) to delay the signal output from the second differential piece for a certain period and then output.
Abstract translation: 目的：提供一种颜色轮廓补偿器，以防止性能下降，而不会因为过滤器系数的增加而增加硬件。 构成：颜色轮廓线补偿器包括：采样片（40），用于通过响应具有可变频率的时钟信号对输入颜色信号进行采样; 第一差分片（42），用于输出从采样片输出的信号; 第二差分片（44），用于区分并输出从第一差分片输出的信号; 以及信号延迟片（46），用于将从第二差分片输出的信号延迟一定时间，然后输出。
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公开(公告)号：KR1019970031361A
公开(公告)日：1997-06-26
申请号：KR1019950041908
申请日：1995-11-17
Applicant: 삼성전자주식회사
IPC: H03M1/10
Abstract: 본 발명은 아날로그/디지탈 변환기, 아날로그/디지탈 변환기 후단에 위치한 제1가산기, 디지탈/아날로그 변환기 및 디지탈/아날로그 변환기 후단에 위치한 제2가산기를 구비한 디지탈 신호 처리 시스템의 DC오프셋 자동 측정 장치에 있어서, 아날로그/디지탈 변환기에서 연속해서 출력되는 데이타와 피드백되는 데이타를 가산하기 위한 제3가산기; 상기 제3가산기에서 출력되는 데이타를 출력하고 제3가산기에 제공되는 데이타가 소정 횟수가 되면 제3가산기에서 출력되는 값을 소정 횟수로 나누어 구해진 명균값을 출력하는 동작을 3차례에 걸쳐 수행하는 제1전송 수단; 상기 제1전송 수단에서 출력되는 데이타중 제2가산기의 (+)성분의 오프셋값과 아날로그/디지탈변환기의 (+)성분의 오프셋 값에서 제1전송 수단에서 출력되는 데이터중 디지탈/아날로그 변환기와 제2가산기와 아날로그/디지탈 변환기를 거치면서 합성된 (+)성분의 오프 셋 값을 감산한 순수한 디지탈/아날로그 변환기의 오프셋을 저장하는 제1저장 수단; 상기 아날로그/디지탈 변환기의 오프 셋 값을 저장하는 제2저장 수단; 상기 제1,2저장 수단에서 출력되는 신호와 기저 전위의 전압을 선택적으로 제3가산기의 피드백 데이터로 제공하는 제2전송 수단; 상기 제2저장 수단에서 출력되는 값을 반전하기 위한 제1인버터; 상기 제1인버터에서 출력되는 디지탈/아날로그 변환기와 제2가산기와 아날로그/디지탈 변환기를 거치면서 합성된 (+)성분의 오프 셋값과 아날로그/디지탈 변환기로부터 출력되는 데이터를 선택적으로 출력하기 위한 제3전송 수단; 상기 제1저장 수단에서 출력되는 값을 반전하기 위한 제 2 인버터; 상기 제 2 인버터에서 출력되는 디지탈/아날로그 변환기의 오프 셋 값과 기저 전위의 전압을 제 2 가산기로 선택적으로 출력하기 위한 제 4 전송 수단; 상기 제 1 인버터를 통해 출력되는 아날로그/디지탈 변환기의 오프 셋과 기저 전위의 전압을 제 1가산기로 선택적으로 출력하기 위한 제 5 전송 수단을 포함하여 구성된 것으로서, 멀티미디오용 오디오코덱과 같은 디지탈신호처리시스템에 있어서 D/A변환기와 A/D변환기를 거치면서 발생되는 DC오프셋을 제거하기 위하여 DC오프셋읕 자동적으로 측정하기 위한 것이다.
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公开(公告)号：KR1019970019059A
公开(公告)日：1997-04-30
申请号：KR1019950031486
申请日：1995-09-23
Applicant: 삼성전자주식회사
Inventor： 남재욱
IPC: H03K19/00
Abstract: 본 발명은 P모스 트랜지스터와 N모스 트랜지스터로 구성되는 낸드게이트에 있어 그 N모스 트랜지스터의 글리치 발생 요소를 제거함으로써, 디지탈 설계자가 글리치를 고려하지 않고도 논리게이트의 설계가 가능하도록 한 논리회로에 관한 것인 바, 그 특징은 게이트를 구성하는 P모스 트랜지스터와 N모스 트랜지스터를 다수의 입력신호에 대해 각각 병렬로 연결하여 각각의 P모스 트랜지스터와 N모스 트랜지스터의 두께차에 따라 그 조합 기능이 다른 게이트 회로를 형성하도록 구성함에 있다.
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Patent Agency Ranking
公开(公告)号：KR1020010035646A
公开(公告)日：2001-05-07
申请号：KR1019990042335
申请日：1999-10-01
Applicant: 삼성전자주식회사
Inventor： 남재욱
IPC: G11C11/407
CPC classification number: G11C7/222 , G11C7/106 , G11C7/1066
Abstract: PURPOSE: A semiconductor memory device having a programmable delay control circuit is provided by which a user can control the delay time of a master clock signal used inside the semiconductor memory device to precisely synchronize an output signal of the memory device with a clock signal of an application product connected with the semiconductor memory device. CONSTITUTION: A semiconductor memory device(101) having the first latch(111) finally latching an inner signal includes a plurality of delays(121,122,123) for respectively delaying a clock signal applied to the first latch by a predetermined period of time, and a multiplexer(131) for receiving the clock signal and clock signals output from the delays. The memory device further has a delay controller(141) for making the multiplexer select and output one of the clock signals, and the second latch(112) outputs the signal from the first latch to the outside of the semiconductor memory device in synchronization with the clock signal output from the multiplexer.
Abstract translation: 目的：提供一种具有可编程延迟控制电路的半导体存储器件，用户可通过该半导体存储器件控制在半导体存储器件内部使用的主时钟信号的延迟时间，以使存储器件的输出信号与 应用产品与半导体存储器件连接。 具有最终锁存内部信号的第一锁存器（111）的半导体存储器件（101）包括用于分别将施加到第一锁存器的时钟信号延迟预定时间段的多个延迟（121,122,123）和多路复用器 （131），用于接收从延迟输出的时钟信号和时钟信号。 存储器件还具有延迟控制器（141），用于使多路复用器选择并输出时钟信号之一，并且第二锁存器（112）将信号从第一锁存器输出到半导体存储器件的外部，与 时钟信号从多路复用器输出。
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公开(公告)号：KR100207509B1
公开(公告)日：1999-07-15
申请号：KR1019960046335
申请日：1996-10-16
Applicant: 삼성전자주식회사
IPC: H03B19/00
Abstract: 본 발명은 주파수 체배기에 관한 것으로서, 특히 입력 신호에 대하여 항상 일정한 위상 변화 특성을 갖는 FIR 필터를 이용하여 안정된 주파수 체배를 하기 위한 FIR 필터를 이용한 안정화 체배기에 관한 것이다.
본 발명에 의한 FIR 필터를 이용한 안정화 체배기는 입력되는 디지털 신호의 위상을 90
0 지연시키기 위한 FIR 필터 및 상기 디지털 입력 신호와 90
0 지연된 입력 신호를 논리적으로 연산하여 양 신호가 다른 상태의 논리 값을 가질 때 하이 상태의 출력을 발생시키는 배타적 논리합 연산부를 포함함을 특징으로 한다.
본 발명에 의하면 위상을 90
0 지연시키기 위하여 FIR 필터를 이용함으로써, 공정의 변화에도 불구하고 정확한 2체배의 주파수 출력 및 출력 신호 파형의 듀티가 50%인 안정된 특성의 출력을 얻을 수 있는 효과가 있다.-
公开(公告)号：KR100153057B1
公开(公告)日：1998-12-15
申请号：KR1019950041908
申请日：1995-11-17
Applicant: 삼성전자주식회사
IPC: H03M1/10
Abstract: 본 발명은 아날로그/디지탈 변환기, 아날로그/디지탈 변환기 후단에 위치한 제1 가산기, 아날로그/디지탈 변환기 및 디지털/아날로그 변환기 후단에 위치한 제2 가산기를 구비한 디지털 신호 처리 시스템의 DC 오프셋 자동 측정 장치에 있어서, 아날로그/디지탈 변환기에서 연속해서 출력되는 데이타와 피드백되는 데이타를 가산하기 위한 제3 가산기; 상기 제3 가산기에서 출력되는 데이타를 출력하고 제3가산기에서 제공되는 데이타가 소정 횟수가 되면 제3 가산기에서 출력되는 값을 소정 횟수로 나누어 구해진 평균값을 출력하는 동작을 3차례에 걸쳐 수행하는 제1 전송 수단; 상기 제1 전송 수단에서 출력되는 데이타중 제2 가산기의 (+)성분의 오프셋과 아날로그/디지탈 변환기의 (+)성분의 오프셋 값에서 제1 전송 수단에서 출력되는 데이타중 디지탈/아날로그 변환기 F7와 제2 가산기와 아날로그/디지탈 변환기를 거치면서 합성된(+)성분의 오프 셋 값을 감산한 순수한 디지털/아날로그 변환기의 오프셋을 저장하는 제1 저장수단 ; 상기 아날로그/디지탈 변환기의 오프 셋 값를 저장하는 제2 저장 수단 ; 상기 제1, 2 저장수단에서 출력되는 신호와 기저 전위의 전압을 선택적으로 제3 가산기의 피드백 데이타로 제공하는 제2 전송수단 ; 상기 제2 저장 수단에서 출력되는 값을 반전하기 위한 제1 인버터 ; 상기 제1 인버터에서 출력되는 디지털/아날로그 변환기와 제2 가산기와 아날로그/디지탈 변환기를 거치면서 합성된 (+)성분의 오프 셋값과 아날로그/디지탈 변환기로부터 출력되는 데이타를 선택적으로 출력하기 위한 제3 전송 수단 ; 상기 제1 저장 수단에서 출력되는 값을 반전 하기 위한 제2 인버터; 상기 제 2 인버터에서 출력되는 디지털/아날로그 변환기의 오프셋 값과 기저 전위의 전압을 제2 가산기로 선택적으로 출력하기 위한 제4 전송 수단 ; 상기 제1 인버터를 통해 출력되는 아날로그/디지탈 변환기의 오프셋과 기저 전위의 전압을 제1 가산기로 선택적으로 출력하기 위한 제5 전송 수단을 포함하여 구성된 것으로서, 멀티미디오용 오디오코덱과 같은 디지털 신호처리시스템에 있어서 D/A 변환기와 A/D 변환기를 거치면서 발생되는 DC 오프셋을 제거하기 위하여 DC 오프셋을 자동적으로 측정하기 위한 것이다.
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公开(公告)号：KR1019980040686A
公开(公告)日：1998-08-17
申请号：KR1019960059910
申请日：1996-11-29
Applicant: 삼성전자주식회사
Inventor： 남재욱
IPC: G01R19/00
Abstract: 오프셋 자동 측정 장치가 개시된다. DAC, ADC 및 그 고유의 기능을 수행하는 디지탈 신호 처리부등을 갖는 멀티 미디어 시스템에서, DAC 및 ADC의 오프셋들을 측정하는 이 장치는, ADC 오프셋을 저장하는 제1메모리와, DAC 오프셋을 저장하는 제2메모리와, 디지탈 신호처리부로부터 발생되는 신호와 제2메모리에 저장된 오프셋을 가산하여 출력하는 제1가산기와, 제1가산기의 출력과 기준 전위를 제1선택신호에 응답하여 선택적으로 DAC로 출력하는 제1멀티플렉서와, DAC의 출력, 기준 전위 및 시스템의 입력을 제2선택신호에 응답하여 선택적으로 출력하는 제2멀티플렉서와, 제1메모리에 저장된 오프셋을 반전하여 출력하는 인버터와, 제1메모리에 저장된 오프셋, 기준 전위 및 인버터의 출력을 제3선택신호에 응답하여 선택적으로 출력하는 제3멀티플렉서와, 제3멀티플렉서의 출력, 제2멀티플렉서의 � ��력을 가산하여 ADC로 출력하는 제2가산기와, ADC의 출력을 소정 비트수만큼 쉬프트하는 쉬프터 및 쉬프터의 출력 및 ADC의 출력을 제4선택신호에 응답하여 선택하고, 선택된 신호를 시스템 또는 제1메모리로 출력하는 제4멀티플렉서를 구비하고, 제1, 2, 3 및 4선택신호들은 오프셋 측정 모드에서 오프셋과 관련되는 신호가 출력되도록 시스템으로부터 발생되는 것을 특징으로 하고, 종래의 오프셋 측정 방법보다 1단계가 줄어든 시간으로 보다 빨리 오프셋을 측정할 수 있는 효과가 있다.
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公开(公告)号：KR1019980014163A
公开(公告)日：1998-05-15
申请号：KR1019960033019
申请日：1996-08-08
Applicant: 삼성전자주식회사
IPC: H03M1/00
Abstract: 본 발명은 입력데이타에 대해서만 감쇠이득을 제어하는 디지탈 오디오 시스템의 디지탈-아날로그 변환기를 개시한다.
본 발명의 디지탈 오디오 시스템의 디지탈-아날로그 변환기는 디지탈 오디오 데이타를 데이타버스에 싣는 입력 인터페이스부; 디지탈 오디오 데이타를 저장하는 데이타램; 데이타램의 어드레스를 지정하는 어드레스 디코더; 필터계수가 저장된 계수롬; 필터계수를 입력받아 마이콤의 제어신호에 따라서 크기를 제어하는 감쇠기; 데이타램의 출력과 감쇠기의 출력을 곱하는 승산기; 승산기의 출력을 누적하여 절단하는 누적기; 및 누적기의 출력을 데이타버스에 실어줌과 동시에 외부로 출력하는 출력인터페이스부를 포함한다.
따라서, 본 발명은 디지탈 필터에 입력되는 데이타에 대해서만 이득을 감쇠시킴으로써 신호처리의 횟수가 감소되는 잇점이 있다. 또한, 복수개 디지탈 오디오 데이타의 이득을 감쇠시킬 경우 데이타램의 입출력 데이타를 시분할하여 각 단계별로 제어함으로써 크기를 소형화할 수 있다.
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