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公开(公告)号：KR1019990016850A
公开(公告)日：1999-03-15
申请号：KR1019970039542
申请日：1997-08-20
Applicant: 삼성전자주식회사
Inventor： 손문
IPC: H01L27/10
Abstract: NAND형 플래쉬 메모리 장치의 제조 방법이 개시되어 있다. 메모리 셀 및 선택 트랜지스터가 형성된 반도체 기판의 상부에 상기 주변 회로부 트랜지스터의 게이트를 형성한다. 상기 결과물의 상부에, 상기 주변 회로부의 트랜지스터 중에서 고전압 트랜지스터가 형성될 부위와 상기 비트라인 콘택 부위 및 상기 공통 소오스 라인의 콘택 부위를 오픈시키는 감광막 패턴을 형성한다. 상기 감광막 패턴에 의해 노출된 기판의 표면에 5족 원소를 이온주입함으로써, 상기 고전압 트랜지스터의 소오스/드레인 접합, 상기 비트라인 콘택의 확산층 및 상기 공통 소오스 라인의 콘택 확산층을 형성한다. 상기 감광막 패턴을 제거한 후, 주변 회로부 트랜지스터의 소오스/드레인 접합을 형성한다. 셀 어레이 내에서의 거리 차이에 의한 공통 소오스 라인의 콘택 확산 저항이 감소되어 셀 상태를 대변하는 임계 전압의 분호를 개선할 수 있다.
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公开(公告)号：KR1020110132072A
公开(公告)日：2011-12-07
申请号：KR1020100051886
申请日：2010-06-01
Applicant: 삼성전자주식회사
CPC classification number: G11C16/3418 , G11C11/26 , G11C11/5628 , G11C16/0483 , G11C16/26 , G11C16/08 , G11C16/30
Abstract: PURPOSE: A nonvolatile memory device and a reading method thereof are provided to reduce read errors by decreasing a charge loss in a memory cell connected to a word line near a selection word line. CONSTITUTION: One of a plurality of selection read voltages is applied to a selection word line. When a first selection read voltage(Vrd1) is applied to a selection word line(WLk), a first non-selection read voltage(Vread1) is applied to non-selection word lines. When one of second and third selection read voltages is applied to the selection word line, a second non-selection read voltage(Vread2) is applied to the non-selection word lines near the selection word line. The third non-selection read voltage lower than the first non-selection read voltage is applied to word lines which are not near the selection word line.
Abstract translation: 目的：提供一种非易失性存储器件及其读取方法，通过减少连接到选择字线附近的字线的存储单元中的电荷损失来减少读取误差。 构成：将多个选择读取电压中的一个施加到选择字线。 当第一选择读取电压（Vrd1）被施加到选择字线（WLk）时，第一非选择读取电压（Vread1）被施加到非选择字线。 当第二和第三选择读取电压之一被施加到选择字线时，第二非选择读取电压（Vread2）被施加到选择字线附近的非选择字线。 低于第一非选择读取电压的第三非选择读取电压被施加到不在选择字线附近的字线。
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公开(公告)号：KR100213199B1
公开(公告)日：1999-08-02
申请号：KR1019960013910
申请日：1996-04-30
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 제작이 용이하고, 오염의 증가를 방지할 수 있는 불휘발성 반도체기억 장치 제조 방법을 제공한다. 본 발명의 일 관점은 반도체 기판에 활성 영역을 한정하는 소자 분리 영역을 형성하고, 활성 영역에 터널산화막을 형성한다. 터널 산화막을 포함하는 반도체 기판의 전면에 제1도전막을 형성하고, 제1도전막을 사진 식각하여 셀 어레이 영역에서 각 스트링 단위로 서로 분리되며 주변 회로 영역 및 선택 트랜지스터가 형성될 부분을 노출하는 제1도전막 패턴을 형성한다. 제1도전막 패턴을 포함하는 반도체 기판의 전면에 절연막을 형성하고, 사진 식각 공정으로 상기 제1도전막 패턴을 감싸는 절연막 패턴을 형성하며, 주변 회로 영역 및 선택 트랜지스터가 형성되는 부분의 활성 영역을 노출한다. 노출된 활성 영역 상에 제1게이트 산화막을 형성하고, 주변 회로 영역의 일부분에서 상기 제1게이트 산화막을 식각하여 주변 회로 영역의 일부분에서의 활성 영역을 노출한다. 노출된 활성 영역 및 제1게이트 산화막 상에 제2게이트 산화막을 형성하고, 제2게이트 산화막을 포함하는 반도체 기판의 전면에 제2도전막을 형성한다. 사진 식각공정을 이용하여 상기 제1도전막 패턴이 형성된 부분에 제어 게이트 전극 및 부유 게이트 전극을 형성하고, 제2도전막으로 주변 회로 영역 및 선택 트랜지스터의 게이트 전극을 형성한다.
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公开(公告)号：KR101678907B1
公开(公告)日：2016-11-23
申请号：KR1020100051886
申请日：2010-06-01
Applicant: 삼성전자주식회사
CPC classification number: G11C16/3418 , G11C11/26 , G11C11/5628 , G11C16/0483
Abstract: 본발명은불휘발성메모리장치및 그것의읽기방법에관한것이다. 본발명의실시예에따른불휘발성메모리장치의읽기방법은복수의선택읽기전압들중 어느하나를선택워드라인에인가하는단계; 및상기선택워드라인에인가되는전압에따라복수의비선택읽기전압들중 어느하나를선택하여상기선택워드라인에인접하는비선택워드라인들에인가하는단계를포함한다. 본발명의실시예에따른불휘발성메모리장치및 그것의읽기방법에의하면, 반복적인리드스트레스(read stress)가선택워드라인에가해졌을때, 선택워드라인에인접하는워드라인에연결되는메모리셀에서의전하손실(charge loss)을줄일수 있다. 따라서, 전하손실로인한읽기오류를줄일수 있다.
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公开(公告)号：KR100316709B1
公开(公告)日：2001-12-12
申请号：KR1019990015809
申请日：1999-05-01
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: H01L27/11521 , H01L27/115 , H01L29/7885
Abstract: 불휘발성메모리장치제조방법을개시한다. 본발명의일 관점은, 반도체기판상에활성영역을정의하는소자분리막들을형성하고, 터널링절연막을개재하는복수개의플로팅게이트막들을형성한다. 소자분리막의길이방향에수직한열 방향으로가로지르며플로팅게이트막및 소자분리막의일부를노출시키는포토레지스트패턴을형성한다. 포토레지스트패턴을식각마스크로플로팅게이트막및 소자분리막의노출되는일부를제거하여, 반도체기판의일부를노출하여분리된플로팅게이트막및 분리된소자분리막을형성하여플로팅게이트막들을가로지르는공통소오스영역을반도체기판에열 방향으로형성한다. 분리된플로팅게이트막들상에게이트간절연막및 컨트롤게이트막을형성한다. 컨트롤게이트막, 게이트간절연막및 분리된플로팅게이트막을패터닝하여컨트롤게이트, 게이트간절연막, 및플로팅게이트를완성하되, 각컨트롤게이트는공통소오스영역의하나에평행하며열 방향으로인접한플로팅게이트쌍들에중첩하고, 각플로팅게이트쌍의중심에공통소오스영역이배치되도록한다. 분리된플로팅게이트에인접하는드레인영역들에연결되는비트라인을형성한다. 이에따라, 터널절연막의열화를줄이거나제거할수 있다.
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Patent Agency Ranking
公开(公告)号：KR1019980012562A
公开(公告)日：1998-04-30
申请号：KR1019960029034
申请日：1996-07-18
Applicant: 삼성전자주식회사
IPC: H01L27/115
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公开(公告)号：KR1020040055174A
公开(公告)日：2004-06-26
申请号：KR1020020081792
申请日：2002-12-20
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: PURPOSE: An NVM(non-volatile memory) device is provided to control a GIDL(gate induced drain leakage) phenomenon occurring in a gate insulation layer and increase a breakdown voltage of an interlayer dielectric by making the upper and lower corners of a floating gate have a round profile. CONSTITUTION: A semiconductor substrate(100) includes an active region. A gate insulation layer(200a), a floating gate(300a), an interlayer dielectric(400a) and a control gate(500a) are formed on the active region of the semiconductor substrate. A sidewall spacer(800a) is formed to open the floating gate and to cover both side surfaces of the control gate and the side surface of the interlayer dielectric. The upper and lower corners of the floating gate are of a curve.
Abstract translation: 目的：提供NVM（非易失性存储器）器件来控制栅极绝缘层中发生的GIDL（栅极引起的漏极泄漏）现象，并通过使浮置栅极的上下角形成层间电介质的击穿电压 有一个圆形的轮廓。 构成：半导体衬底（100）包括有源区。 在半导体衬底的有源区上形成栅极绝缘层（200a），浮置栅极（300a），层间电介质（400a）和控制栅极（500a）。 形成侧壁间隔件（800a）以打开浮动栅极并覆盖控制栅极和层间电介质的侧表面的两个侧表面。 浮动门的上下角是曲线。
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公开(公告)号：KR100218245B1
公开(公告)日：1999-09-01
申请号：KR1019960029034
申请日：1996-07-18
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 본 발명은 플래시 불휘발성 반도체 메모리 장치 및 그 제조방법에 있어서, 맨 끝부분의 비트라인 메모리 셀의 동작특성이 저하되는 것을 방지하고자, 워드라인을 동시에 구현하기 위한 셀프얼라인 패턴형성시 워드라인의 끝부분인 에지 부위를 인접한 가설 비트라인 또는 그 이상의 가설 비트라인를 거쳐 주변회로 영역의 필드산화막이 시작하는 에지 필드산화막의 시작 지점까지 신장한다. 따라서, 끝부분의 비트라인의 메모리 셀의 쓰기 동작속도가 저하시키는 요인인 워드라인의 가장자리의 로딩현상에 의한 라운드 및 후속 열처리 또는 산화공정에서 발생하는 삼중 층간절연막의 두께 증가가 발생하더라도 본 발명은 그 워드라인의 가장자리가 가설 비트라인을 지난 에지 필드산화막상에서 발생되기 때문에 끝부분의 비트라인의 메모리 셀의 동작속도가 저하되는 문제점을 방지할 수 있는 효과가 있다.
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公开(公告)号：KR1019970072452A
公开(公告)日：1997-11-07
申请号：KR1019960013910
申请日：1996-04-30
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 제작이 용이하고, 오염의 증가를 방지할 수 있는 불휘발성 반도체 기억 장치를 제공한다. 본 발명은 워드라인이 부유 게이트 전극 및 제어 게이트 전극 사이에 절연막을 매개로 이층 구조를 가지는 불휘발성 반도체 기억장치에 있어서, 선택 트랜지스터는 단일층 구조의 게이트 전극을 가진다. 따라서, 본 발명의 불휘발성 반도체 기억장치는 종래와 달리 상기 선택 틀랜지스터의 게이트 전극이 제어 게이트 전극의 단일층으로 형성되어 종래에 버팅 접촉창을 형성하기 위하여 필요하던 영역을 감소시켜서 집적도를 향상시킬 수 있고, 공정을 단순화하는 효과를 가진다.
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公开(公告)号：KR1019970030635A
公开(公告)日：1997-06-26
申请号：KR1019950040695
申请日：1995-11-10
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 본 발명은 필드트랜지스터의 임계전압의 감소와 내압전압의 특성저하를 동시에 방지할 수 있는 불휘발성 메모리 장치의 소자분리방법에 관하여 개시한다. 본 발명의 불휘발성 메모리 장치의 소자분리방법에 의하면, 셀어레이지역은 1,2차의 불순물 이온주입에 의한 소자분리(channel stop)를 진행함으로써 1차의 불순물 이온주입 후 필드산화막의 성장시 편석현상에 의한 불순물 손실을 2차의 이온주입으로 보완해 줌에 따라 칩의 동작시 셀-어레이 지역의 제어게이트에 인가되는 고전압에 의한 인접 셀(cell)들과의 간섭현상을 막아주며, 1차 불순물 이온주입이 되지 않은 고전압회로지역은 필드산화막 성장 후 셀어레이 지역에 진행되는 2차 불순물 이온주입의 사진공정을 이용하여 동시에 불순물을 이온주입함에 따라 필드산화막 성장시의 불순물의 수평확산과 편석현상을 모두 감소시킬 수 있다.
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