公开(公告)号：KR1020170024223A

公开(公告)日：2017-03-07

申请号：KR1020150118994

申请日：2015-08-24

Applicant: 삼성전자주식회사

Inventor： 허준호 ,  장호랑 ,  쉐러,토마스 ,  이재원

IPC: G06F13/42

CPC classification number: G06F13/1689 ,  G06F13/1673 ,  G06F13/36 ,  G06F13/4282 ,  G11C7/1066 ,  G11C7/1093 ,  G11C7/222 ,  G11C2207/10 ,  Y02D10/14 ,  Y02D10/151

Abstract: 본출원은집적회로에관한것으로, 특히싱글와이어인터페이스를이용하여서로통신할수 있는마스터장치와슬레이브장치, 및이들을포함하는데이터처리시스템에관한것이다. 본출원의실시예에따른데이터처리시스템은클럭정보와데이터정보를포함하는디지털직렬프로토콜신호(SPEEDY 신호)를생성하는마스터장치및 상기마스터장치로부터상기 SPEEDY 신호를수신하며, 상기 SPEEDY 신호에포함된클럭정보를사용하여상기 SPEEDY 신호에포함된데이터정보를판독하는슬레이브장치를포함하며, 상기마스터장치와상기슬레이브장치는싱글와이어를통하여인터페이스동작을수행한다. 본출원에따른장치와데이터처리시스템은데이터전송을위한핀(또는패드)의개수를하나로줄여서핀의개수를감소시키고, 이에따라칩의가격경쟁력을높이고소모전력을감소시킬수 있다.

Abstract translation: 一种系统，包括：主设备，被配置为生成具有周期性脉冲的第一信号，其中所述第一信号包括数据; 以及包括引脚，延迟电路，缓冲器和处理电路的从设备，其中从设备在引脚处接收第一信号，用延迟电路延迟第一信号以产生具有第一延迟的第二信号， 用缓冲器延迟第一信号以产生具有第二延迟的第三信号，并且在处理电路处使用第三信号从第二信号读取数据。