公开(公告)号：KR1020130112649A

公开(公告)日：2013-10-14

申请号：KR1020120059010

申请日：2012-06-01

Applicant: 삼성전자주식회사

Inventor： 정일용 ,  정성은 ,  야마다

IPC: G02F1/1335 ,  G02F1/13363

CPC classification number: G02F1/13363 ,  G02B5/3083 ,  G02F1/133514 ,  G02F1/133528 ,  G02F2202/40 ,  G02F2413/00

Abstract: PURPOSE: A display panel and a display apparatus having the same are provided to increase visibility by securing the viewing angle of a panel. CONSTITUTION: A lower surface (120) faces an upper surface. A liquid crystal layer (130) is filled between the upper surface and the lower surface. A phase difference compensation layer (180) is formed between the upper surface and the liquid crystal layer. The phase difference compensation layer compensates for the phase difference of light. The light is produced by the liquid crystal layer. [Reference numerals] (AA) Output light; (BB) Incident light

Abstract translation: 目的：提供一种显示面板及其显示装置，以通过确保面板的视角来提高可视性。 构成：下表面（120）面向上表面。 在上表面和下表面之间填充液晶层（130）。 在上表面和液晶层之间形成相位差补偿层（180）。 相位差补偿层补偿光的相位差。 光由液晶层产生。 （附图标记）（AA）输出光; （BB）入射光

公开(公告)号：KR101559909B1

公开(公告)日：2015-10-15

申请号：KR1020090009741

申请日：2009-02-06

Applicant: 삼성전자주식회사

Inventor： 박현호 ,  변영용 ,  야마다

IPC: G11C8/08 ,  G11C8/10

CPC classification number: G11C8/08 ,  G11C11/4085

Abstract: 본발명은누설전류를제거또는최소화할수 있는워드라인구동회로및 그의구동방법을개시한다. 그의회로는인버터체인으로이루어진어드레스디코딩발생부에서발생되는 PXID 신호의전압스윙을축소하여상기 PXID 신호를통해워드라인을활성화시키는워드라인전압공급부의풀업 PMOS 트랜지스터에서유발되는 GIDL(Gate Induced Drain Leakage) 현상을제거또는최소화할수 있다.

公开(公告)号：KR100899646B1

公开(公告)日：2009-05-27

申请号：KR1020070057411

申请日：2007-06-12

Applicant: 삼성전자주식회사

Inventor： 박종만 ,  야마다 ,  한상연 ,  이준범 ,  손시옥

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/76232 ,  H01L27/10876 ,  H01L27/10894

Abstract: 베리드 절연막 패턴들을 갖는 트랜지스터를 포함하는 반도체 소자는, 기판 상에 구비되는 액티브 패턴들과, 상기 액티브 패턴들 사이에 구비되는 필드 절연막 패턴들과, 상기 필드 절연막 패턴들 하부의 양측면으로부터 수평 방향으로 연장되며 서로 이격된 베리드 절연막 패턴들과, 상기 액티브 패턴들 상에 구비되는 게이트 구조물들과, 상기 베리드 절연막 패턴들로부터 수직 방향으로 이격되고 게이트 구조물의 인접하도록 액티브 패턴들 표면 부위에 구비되는 불순물 영역들을 포함한다. 상기 반도체 소자에 베리드 절연막 패턴들이 구비됨으로써, 기판에 인가된 바이어스에 의해 발생되는 바디 효과를 용이하게 조절할 수 있다.

公开(公告)号：KR1020100090456A

公开(公告)日：2010-08-16

申请号：KR1020090009741

申请日：2009-02-06

Applicant: 삼성전자주식회사

Inventor： 박현호 ,  변영용 ,  야마다

IPC: G11C8/08 ,  G11C8/10

CPC classification number: G11C8/08 ,  G11C11/4085

Abstract: PURPOSE: A circuit for driving a word line and a driving method used the same are provided to prevent the GIDL(Gate Induced Drain Leakage) of a pull up PMOS transistor by reducing voltage swing of the PXID signal. CONSTITUTION: An address decoding signal generator(210) comprises an inverter chain which receives a first row address decoding signal and outputs a PXID signal. A word line voltage supply unit(220) comprises an pull-up PMOS transistor supplying a selected word line to the PXID signal in response to a second row address decode signal. The inverter chain comprises a first inverter and a second inverter. The first PXIB driver(212) receives the first row address decoding signal and generates the PXID signal and an inverted PXIB signal.

Abstract translation: 目的：提供用于驱动字线的电路和使用它的驱动方法，以通过减少PXID信号的电压摆幅来防止上拉PMOS晶体管的GIDL（栅极引起的漏极泄漏）。 构成：地址解码信号发生器（210）包括反相器链，其接收第一行地址解码信号并输出​​PXID信号。 字线电压提供单元（220）包括响应于第二行地址解码信号向PXID信号提供选定字线的上拉PMOS晶体管。 逆变器链包括第一反相器和第二反相器。 第一PXIB驱动器（212）接收第一行地址解码信号并产生PXID信号和反相PXIB信号。

公开(公告)号：KR1020080109279A

公开(公告)日：2008-12-17

申请号：KR1020070057411

申请日：2007-06-12

Applicant: 삼성전자주식회사

Inventor： 박종만 ,  야마다 ,  한상연 ,  이준범 ,  손시옥

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/76232 ,  H01L27/10876 ,  H01L27/10894 ,  H01L21/76243

Abstract: A semiconductor device and a method for forming the same are provided to increase the reliability of the recess channel transistors including buried insulating layer patterns by controlling the body effect using the controllable bias. A semiconductor device comprises the active pattern(130), the field insulating film patterns(148,152), the buried insulating layer pattern(146), the gate structures(162,172) and the impurity regions. An active patterns are equipped on the substrate(100). Field insulating film patterns are equipped between active patterns. The buried insulating layer patterns are extended to the horizontal direction from both sides of the field insulating film lower part of pattern. The gate structures are equipped on the active patterns. The impurity regions are distanced to the vertical direction from buried insulating layer patterns. The impurity regions are equipped in the active pattern surface area in order to be adjacent to the gate structure.

Abstract translation: 提供了一种半导体器件及其形成方法，以通过使用可控偏压来控制身体效应来增加包括掩埋绝缘层图案的凹槽通道晶体管的可靠性。 半导体器件包括有源图案（130），场绝缘膜图案（148,152），掩埋绝缘层图案（146），栅极结构（162,172）和杂质区域。 在基板（100）上装有活动图案。 活性图案之间装有场绝缘膜图案。 掩埋绝缘层图案从图案的场绝缘膜下部的两侧向水平方向延伸。 门结构配备有活动模式。 杂质区域与埋置的绝缘层图案相距离垂直方向。 杂质区域配置在有源图案表面区域中，以便与栅极结构相邻。