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公开(公告)号：KR100828030B1
公开(公告)日：2008-05-08
申请号：KR1020060103789
申请日：2006-10-25
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/7851 , H01L29/41791 , H01L29/66795 , H01L2029/7858
Abstract: 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에서, 반도체 소자는 돌출부를 갖는 실리콘 기판과, 상기 돌출된 부위의 실리콘 기판 상에 구비되고, 내부에 절연막 패턴들을 포함하는 액티브 패턴과, 상기 액티브 패턴 사이의 공간을 부분적으로 매립하고, 상기 절연막 패턴 사이에 위치하는 액티브 패턴의 측벽을 노출시키는 개구를 포함하는 소자 분리막 패턴과, 상기 개구 내부 및 상기 노출된 액티브 패턴 상부에 구비되는 게이트 전극과, 상기 게이트 전극 양측의 액티브 패턴에 형성되는 불순물 영역과, 상기 액티브 패턴 및 게이트 전극을 덮는 층간 절연막 및 상기 게이트 전극 양측의 층간 절연막 및 액티브 패턴을 관통하고 상기 불순물 영역과 접속하는 콘택 플러그를 포함한다. 상기 반도체 소자에 포함된 핀 전계 효과 트랜지스터는 전기적 특성이 매우 우수하다.
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公开(公告)号：KR1020010026373A
公开(公告)日：2001-04-06
申请号：KR1019990037663
申请日：1999-09-06
Applicant: 삼성전자주식회사
Inventor： 한상연
IPC: G01V3/08
Abstract: PURPOSE: An apparatus for detecting a secret camera is provided to prevent one's private life from being disclosed by the secret camera, by detecting that the secret camera is operated. CONSTITUTION: A signal detection part(111) detects the signal(P1) externally inputted. The signal(P1) can be the signal generated from the secret camera during its operation. The signal detection part(111) includes an ultrasonic sensor. A signal amplifier(121), electrically connected to the signal detection part(111), amplifies the output signal(P2) from the signal detection part(111). A control part(131) is electrically connected to the signal amplifier(121) and a warning part(141). When the control part(131) receives the signal applied from the signal amplifier(121), it operates the warning part(141). The warning part(141) includes a speaker for producing a warning sound and a lamp for generating light.
Abstract translation: 目的：提供一种用于检测秘密相机的装置，以通过检测到秘密相机被操作来防止秘密相机公开私人生活。 构成：信号检测部（111）检测外部输入的信号（P1）。 信号（P1）可以是在其操作期间从秘密相机产生的信号。 信号检测部（111）包括超声波传感器。 电连接到信号检测部分（111）的信号放大器（121）放大来自信号检测部分（111）的输出信号（P2）。 控制部件（131）电连接到信号放大器（121）和警告部件（141）。 当控制部分（131）接收到从信号放大器（121）施加的信号时，它操作警告部分（141）。 警告部分（141）包括用于产生警告声音的扬声器和用于产生光的灯。
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公开(公告)号：KR101979752B1
公开(公告)日：2019-05-17
申请号：KR1020120047003
申请日：2012-05-03
Applicant: 삼성전자주식회사
IPC: H01L21/28 , H01L27/108 , H01L21/8242
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公开(公告)号：KR1020130123687A
公开(公告)日：2013-11-13
申请号：KR1020120047003
申请日：2012-05-03
Applicant: 삼성전자주식회사
IPC: H01L21/28 , H01L27/108 , H01L21/8242
CPC classification number: H01L21/7682 , H01L21/76816 , H01L21/76877 , H01L21/76897 , H01L23/498 , H01L23/5226 , H01L23/528 , H01L23/5329 , H01L27/10814 , H01L27/10855 , H01L27/10876 , H01L27/228 , H01L27/2436 , H01L27/2463 , H01L45/04 , H01L45/06 , H01L45/1233 , H01L45/143 , H01L45/144 , H01L45/146 , H01L45/147 , H01L45/16 , H01L2924/0002 , H01L2924/00
Abstract: A semiconductor device and a manufacturing method thereof are provided. An air gap is arranged between a contact plug and line patterns according to the semiconductor device. Thereby, parasitic capacitance between the contact plus and the line patterns is minimized. As a result, the semiconductor device with high reliability is formed. According to the embodiment, a landing pad which is extended from the upper surface of the contact plug covers a first part of the air gap. A second part of the air gap is not covered with the landing pad.
Abstract translation: 提供了一种半导体器件及其制造方法。 根据半导体器件，在接触插塞和线图案之间布置气隙。 因此，触点加和线图案之间的寄生电容最小化。 结果，形成了具有高可靠性的半导体器件。 根据实施例，从接触塞的上表面延伸的着陆垫覆盖气隙的第一部分。 气隙的第二部分不覆盖着落垫。
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公开(公告)号：KR1020080109279A
公开(公告)日：2008-12-17
申请号：KR1020070057411
申请日：2007-06-12
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L21/76232 , H01L27/10876 , H01L27/10894 , H01L21/76243
Abstract: A semiconductor device and a method for forming the same are provided to increase the reliability of the recess channel transistors including buried insulating layer patterns by controlling the body effect using the controllable bias. A semiconductor device comprises the active pattern(130), the field insulating film patterns(148,152), the buried insulating layer pattern(146), the gate structures(162,172) and the impurity regions. An active patterns are equipped on the substrate(100). Field insulating film patterns are equipped between active patterns. The buried insulating layer patterns are extended to the horizontal direction from both sides of the field insulating film lower part of pattern. The gate structures are equipped on the active patterns. The impurity regions are distanced to the vertical direction from buried insulating layer patterns. The impurity regions are equipped in the active pattern surface area in order to be adjacent to the gate structure.
Abstract translation: 提供了一种半导体器件及其形成方法，以通过使用可控偏压来控制身体效应来增加包括掩埋绝缘层图案的凹槽通道晶体管的可靠性。 半导体器件包括有源图案（130），场绝缘膜图案（148,152），掩埋绝缘层图案（146），栅极结构（162,172）和杂质区域。 在基板（100）上装有活动图案。 活性图案之间装有场绝缘膜图案。 掩埋绝缘层图案从图案的场绝缘膜下部的两侧向水平方向延伸。 门结构配备有活动模式。 杂质区域与埋置的绝缘层图案相距离垂直方向。 杂质区域配置在有源图案表面区域中，以便与栅极结构相邻。
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Patent Agency Ranking
公开(公告)号：KR1020080037140A
公开(公告)日：2008-04-30
申请号：KR1020060103789
申请日：2006-10-25
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/7851 , H01L29/41791 , H01L29/66795 , H01L2029/7858
Abstract: A semiconductor device including a fin FET transistor and a method for manufacturing the same is provided to reduce contact resistance and GIDL, and manufacture the semiconductor device by performing a simple process. A semiconductor device including a fin FET transistor comprises a silicon substrate(100), an active pattern(116), a device isolation pattern(120), a gate electrode(132), an impurity region, an interlayer dielectric(136), and a contact plug(140). The silicon substrate includes a projection portion. The active pattern is provided on the projection portion of the silicon substrate. The device isolation pattern includes an opening exposing a sidewall of the active pattern. The gate electrode is provided in the opening and the exposed active pattern. The impurity regions are formed at an active pattern and both sides of the gate electrode. The interlayer dielectric covers the active pattern and the gate electrode. The contact plug penetrates the interlayer dielectric and the active pattern of both sides of the gate electrode, and contacts the impurity regions.
Abstract translation: 提供包括鳍式FET晶体管及其制造方法的半导体器件以降低接触电阻和GIDL，并且通过执行简单的工艺来制造半导体器件。 包括鳍式FET晶体管的半导体器件包括硅衬底（100），有源图案（116），器件隔离图案（120），栅极电极（132），杂质区域，层间电介质（136）和 触点插头（140）。 硅衬底包括突出部分。 有源图案设置在硅衬底的突出部分上。 器件隔离图案包括暴露有源图案的侧壁的开口。 栅电极设置在开口和暴露的有源图案中。 杂质区域形成为栅电极的活性图案和两侧。 层间电介质覆盖有源图案和栅电极。 接触插塞穿过层间电介质和栅电极两侧的有源图案，并与杂质区接触。
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公开(公告)号：KR100587672B1
公开(公告)日：2006-06-08
申请号：KR1020040006557
申请日：2004-02-02
Applicant: 삼성전자주식회사
IPC: H01L27/092 , H01L21/8228
CPC classification number: H01L29/7851 , H01L29/66795
Abstract: 본 발명은 다마신 공법을 이용한 핀 트랜지스터 형성방법에 관한 것으로, 본 발명에 따른 핀 트랜지스터 형성방법은, 반도체 기판에 소자분리막이 형성될 영역만을 노출시키는 제1마스크 패턴을 이용하여 소자분리막 및 활성영역을 형성하는 단계와; 게이트 전극이 형성될 영역만을 노출시키는 제2마스크 패턴을 형성하고, 상기 제2마스크 패턴 및 상기 제1마스크 패턴을 식각 마스크로 하여 상기 소자 분리막 만을 선택적으로 식각함에 의하여, 게이트 형성영역에만 상기 활성영역의 양 측벽의 일부를 노출시켜 핀을 형성하는 단계와; 상기 핀의 양 측벽에 게이트 절연막을 형성하고 상기 제1마스크 패턴 및 상기 게이트 절연막을 덮는 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 사이에 두고 상기 게이트 전극이 형성되지 않은 상기 활성영역의 나머지 부위에 소오스 및 드레인 영역을 형성하는 단계를 포함함을 특징으로 한다. 본 발명에 따르면, 게이트 전극의 분리를 용이하게 할 수 있으며, 기존 공정을 이용함에 의해 원가를 절감할 수 있으며, 소오스 및 드레인 영역의 콘택이나 실리사이드 형성이 유리한 장점을 가진다.
다마신, 핀, 트리밍, 숏채널 효과, 트랜지스터-
公开(公告)号：KR100488546B1
公开(公告)日：2005-05-11
申请号：KR1020030060331
申请日：2003-08-29
Applicant: 삼성전자주식회사
IPC: H01L21/334
CPC classification number: H01L29/66545 , H01L21/823425 , H01L21/823814 , H01L21/823828 , H01L21/82385 , H01L29/66537
Abstract: 접합누설전류(junction leakage current)를 개선하기 위한 트랜지스터의 제조방법을 개시한다. 그의 방법은, 반도체 기판의 활성영역 상에 더미 게이트 절연막을 게재하여 더미 게이트 전극을 형성하는 단계와, 소스/드레인 영역에 제1 도전성 불순물을 이온주입 하여 제1 불순물 영역을 형성하는 단계와, 상기 더미 게이트 전극의 측벽에 스페이서를 형성하는 단계와, 상기 제1 불순물 영역에 오버랩 하도록 제1 도전성 불순물을 이온주입하여 제2 불순물 영역을 형성하는 단계와, 상기 소스 및 드레인 영역에 패드 폴리 실리콘막을 형성하는 단계와, 상기 게이트 영역 상부의 패드 폴리 실리콘 및 상기 더미 게이트 전극을 순차적으로 제거한 후 상기 반도체 기판을 열처리하는 단계와, 상기 제1 도전성 불순물과 반대인 제2 도전성 불순물을 상기 반도체 기판의 게이트 영역에 이온주입 하여 제3 불순물 영역을 형성하는 단계와, 상기 더미 게이트 절연� ��을 제거하고, 게이트 절연막을 게재하여 상기 게이트 영역에 게이트 전극을 형성하는 단계를 포함하여 이루어진다.
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公开(公告)号：KR1020050078729A
公开(公告)日：2005-08-08
申请号：KR1020040006524
申请日：2004-02-02
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/7851 , H01L29/66818 , Y10S257/90
Abstract: FIN형 MOSFET이 개시되어 있다. 기판의 소자 형성 영역에서 게이트 형성 부위에 제1 액티브 영역을 구비한다. 기판의 소자 분리 영역에서 게이트 형성 부위에, 상기 제1 액티브 영역보다 낮은 단차를 갖는 제1 필드 영역을 구비한다. 상기 소자 형성 영역에서 게이트 형성 부위 이외의 부위에 제2 액티브 영역을 구비한다. 상기 소자 분리 영역에서 상기 게이트 형성 부위 이외의 부위에 상기 제2 액티브 영역과 실질적으로 동일 단차를 갖는 제2 필드 영역을 구비한다. 그리고, 상기 제1 액티브 영역 및 제1 필드 영역 상에 게이트 구조물이 형성되어 있다. 상기 FIN형 MOSFET은 쇼트 채널 효과 및 정션 커패시터가 감소되는 효과가 있다.
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