公开(公告)号：KR101814576B1

公开(公告)日：2018-01-05

申请号：KR1020110036850

申请日：2011-04-20

Applicant: 삼성전자주식회사

Inventor： 유만종

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/78 ,  H01L27/1052 ,  H01L27/10876 ,  H01L29/4236 ,  H01L29/66621

Abstract: 본발명은반도체소자에관한것으로서, 더욱구체적으로는다이렉트콘택과활성영역의접촉면적을현저하게넓힘으로써다이렉트콘택과활성영역사이의콘택저항을크게감소시킬수 있다. 또한, 그결과더욱컴팩트한소자구성및/또는채널길이연장을통한리프레시특성의개선의효과가있다.

公开(公告)号：KR101397598B1

公开(公告)日：2014-05-23

申请号：KR1020070071321

申请日：2007-07-16

Applicant: 삼성전자주식회사

Inventor： 유만종

IPC: H01L21/336 ,  H01L21/28

CPC classification number: H01L27/10888 ,  H01L21/28525 ,  H01L27/10876 ,  H01L27/10894 ,  Y10S257/905 ,  Y10S257/906 ,  Y10S257/907 ,  Y10S257/908

Abstract: 반도체 집적 회로 장치가 제공된다. 반도체 집적 회로 장치는 반도체 기판, 반도체 기판 내에 형성된 트렌치, 트렌치의 내면에 컨포말하게 형성된 게이트 절연막, 게이트 절연막 상에 형성되며 트렌치의 적어도 일부를 매립하여 형성된 게이트 전극, 게이트 전극에 정렬되어 형성된 소오스/드레인 영역을 포함하는 트렌치 트랜지스터, 트렌치 트랜지스터가 형성된 반도체 기판 상에 형성된 층간 절연막, 층간 절연막을 관통하여 반도체 기판의 일부가 노출되도록 형성된 콘택홀, 콘택홀의 측벽에 형성되며, 콘택홀과 같은 높이이거나 콘택홀보다 낮은 높이로 형성된 스페이서, 스페이서가 형성된 콘택홀의 적어도 일부를 채우도록 형성된 단결정 실리콘층 및 단결정 실리콘층 상부에 형성된 금속층을 포함한다.
트렌치 트랜지스터, 선택적 에피택셜 성장

公开(公告)号：KR1020090008034A

公开(公告)日：2009-01-21

申请号：KR1020070071321

申请日：2007-07-16

Applicant: 삼성전자주식회사

Inventor： 유만종

IPC: H01L21/336 ,  H01L21/28

CPC classification number: H01L27/10888 ,  H01L21/28525 ,  H01L27/10876 ,  H01L27/10894 ,  Y10S257/905 ,  Y10S257/906 ,  Y10S257/907 ,  Y10S257/908

Abstract: A semiconductor integrated circuit device and a manufacturing method thereof are provided to form a spacer in a side wall of a contact hole, thereby improving a misalign margin as much as a bottom width of the spacer and preventing short caused by the misalign. A semiconductor substrate(100) is provided. Trenches(210,310) are formed within the semiconductor substrate. Gate insulating layers(220,320) are conformably formed in an inner surface of the trench. Gate electrodes(230,330) are formed to fill at least a part of the trench as being formed on the gate insulating layers. Trench transistors(200,300) include source/drain regions(250,350) which are arranged in the gate electrode. An interlayer insulating film is formed on the semiconductor substrate in which the trench transistor is formed. A contact hole is formed so that a part of the source/drain region can be exposed through the interlayer insulating film. Spacers(510,710) are formed in a side wall of the contact hole as having a height which is equal to the height of the contact hole or which is lower than the height of the contact hole. Single crystal silicon layers(520,620) are grown up in order to fill up at least a part of the contact hole in which spacer is formed.

Abstract translation: 提供半导体集成电路器件及其制造方法以在接触孔的侧壁中形成间隔物，从而改善与间隔物的底部宽度一样多的不对准裕度，并防止由于不对准引起的短路。 提供半导体衬底（100）。 沟槽（210,310）形成在半导体衬底内。 栅极绝缘层（220,320）顺应地形成在沟槽的内表面中。 形成栅电极（230,330）以填充形成在栅极绝缘层上的沟槽的至少一部分。 沟槽晶体管（200,300）包括布置在栅电极中的源/漏区（250,350）。 在其中形成沟槽晶体管的半导体衬底上形成层间绝缘膜。 形成接触孔，使得源/漏区的一部分能够通过层间绝缘膜露出。 隔板（510,710）形成在接触孔的侧壁中，其高度等于接触孔的高度或低于接触孔的高度。 生长单晶硅层（520,620）以便填充形成间隔物的接触孔的至少一部分。

公开(公告)号：KR1020050118959A

公开(公告)日：2005-12-20

申请号：KR1020040044123

申请日：2004-06-15

Applicant: 삼성전자주식회사

Inventor： 유만종

IPC: H01L21/3205

Abstract: 소정 높이의 하부 도전막 패턴 및 그를 컨포멀하게 덮는 상부 도전막 패턴을 갖는 반도체 장치들을 제공한다. 이 반도체 장치들은 평탄화 층간절연막의 상면이 이루는 각(Angle)을 둔각으로 만들어서 평탄화 공정 동안 평탄화 층간절연막이 받는 물리적 스트레스를 최소화시킬 수 있는 방안을 제시한다. 이를 위해서, 반도체 기판의 상부에 매립 층간절연막이 배치되고, 상기 매립 층간절연막으로부터 소정 높이로 하부 도전막 패턴이 돌출된다. 그리고, 상기 하부 도전막 패턴을 덮고 동시에 매립 층간절연막 상에 위치된 상부 도전막 패턴이 배치된다. 상기 상부 도전막 패턴을 갖는 반도체 기판 상을 평탄화 층간절연막으로 덮는다. 이때에, 상기 상부 도전막 패턴은 하부 도전막 패턴의 소정 높이보다 큰 크기를 가지고 하부 도전막 패턴의 일측부로부터 소정 길이가 되도록 연장해서 매립 층간절연막 상에 배치된다. 상기 평탄화 층간절연막은 그 층간절연막의 상면이 하부 도전막 패턴의 상면보다 높게 배치되어서 하부 도전막 패턴의 상부에 그루부(Groove)를 갖는다. 이를 통해서, 상기 반도체 장치들은 평탄화 공정 동안 평탄화 층간절연막으로 형성된 기둥의 뜯김 및 평탄화 층간절연막에 발생하는 크랙(Crack)을 방지해서 반도체 기판으로부터 높은 수율을 가지고 확보될 수 있다.

公开(公告)号：KR100725368B1

公开(公告)日：2007-06-07

申请号：KR1020050118922

申请日：2005-12-07

Applicant: 삼성전자주식회사

Inventor： 유만종

IPC: H01L21/82

Abstract: A semiconductor device and its fabricating method are provided to increase a pitch between fuse lines by forming runner lines which are connected with fuse lines on a lower interlayer dielectric. A runner part(150a) is formed under interlayer dielectrics(110,120), and includes runner lines(122b) spaced apart from each other by a first interval. A fuse cut part(160b) is formed on the interlayer dielectric, and includes fuse lines(132a) spaced apart from each other by a second interval greater than the first interval. Conductive vias connect one of the fuse lines with a corresponding one of the runner lines through the interlayer dielectrics.

Abstract translation: 提供一种半导体器件及其制造方法，以通过形成与下层层间电介质上的熔丝线相连接的流道线来增加熔丝线之间的间距。 流道部件（150a）形成在层间电介质（110,120）下方，并且包括彼此间隔开第一间隔的流道线（122b）。 保险丝切割部分（160b）形成在层间电介质上，并且包括彼此间隔开大于第一间隔的第二间隔的熔丝线（132a）。 导电通孔将熔丝线中的一个与穿过层间电介质的相应的一个流道线连接。

公开(公告)号：KR1020070005841A

公开(公告)日：2007-01-10

申请号：KR1020050060874

申请日：2005-07-06

Applicant: 삼성전자주식회사

Inventor： 유만종

IPC: H01L21/027

CPC classification number: G03F1/44

Abstract: A mask and a method for manufacturing a semiconductor device are provided to decrease regions of blade speed reduction by forming a capacitor test device on a part of the semiconductor device. A wafer having a center region and a peripheral region is prepared. The center region is exposed by using a center region chip pattern(310) that simultaneously defines a plurality of chips and excludes a capacitor test device pattern(336). A region where the capacitor test device pattern is to be formed is skipped. The region where the capacitor test device pattern is to be formed, is used as a combination of a chip pattern(320) at which the capacitor test device pattern is formed and a peripheral region chip pattern. The peripheral region is exposed by using the peripheral region chip pattern.

Abstract translation: 提供了一种用于制造半导体器件的掩模和方法，用于通过在半导体器件的一部分上形成电容器测试装置来减小叶片速度降低的区域。 准备具有中心区域和周边区域的晶片。 中心区域通过使用同时限定多个芯片的中心区域芯片图案（310）来曝光，并且不包括电容器测试装置图案（336）。 将跳过要形成电容器测试装置图案的区域。 要形成电容器测试器件图案的区域被用作形成电容器测试器件图案的芯片图案（320）和外围区域芯片图案的组合。 周边区域通过使用外围区域芯片图案而被曝光。

公开(公告)号：KR1020040072964A

公开(公告)日：2004-08-19

申请号：KR1020030008631

申请日：2003-02-11

Applicant: 삼성전자주식회사

Inventor： 박원모 ,  이윤재 ,  권준모 ,  한명희 ,  유만종 ,  김승범

IPC: H01L27/108

CPC classification number: H01L28/91 ,  H01L27/10817 ,  H01L27/10852

Abstract: PURPOSE: A method for forming a reliable high-performance capacitor using an isotropic etch process is provided to an electric bridge between capacitor bottom electrodes by maximizing surface areas of the capacitor bottom electrodes. CONSTITUTION: An insulating layer(200) is formed on a semiconductor substrate(100). A contact plug(250) is formed through the insulating layer. An etch-stop layer(300), a bottom sacrificial oxide layer(400), and a top sacrificial oxide layer(500) are sequentially formed on the semiconductor substrate. A capacitor hole is formed by patterning the top sacrificial oxide layer and the bottom sacrificial oxide layer. An extended capacitor hole is formed by performing an isotropic etch process for the bottom sacrificial oxide layer. A final capacitor hole(550) is formed by etching the exposed etch-stop layer.

Abstract translation: 目的：通过使电容器底部电极的表面积最大化，向电容器底部电极之间的电桥提供使用各向同性蚀刻工艺形成可靠的高性能电容器的方法。 构成：在半导体衬底（100）上形成绝缘层（200）。 通过绝缘层形成接触插塞（250）。 在半导体衬底上依次形成蚀刻停止层（300），底部牺牲氧化物层（400）和顶部牺牲氧化物层（500）。 通过图案化顶部牺牲氧化物层和底部牺牲氧化物层形成电容器孔。 通过对底部牺牲氧化物层进行各向同性蚀刻工艺形成扩展的电容器孔。 通过蚀刻暴露的蚀刻停止层形成最终的电容器孔（550）。

公开(公告)号：KR101557871B1

公开(公告)日：2015-10-06

申请号：KR1020090025755

申请日：2009-03-26

Applicant: 삼성전자주식회사

Inventor： 유만종

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L28/91 ,  H01L21/76885 ,  H01L21/76895 ,  H01L27/10817 ,  H01L27/10855

Abstract: 반도체소자는층간절연막, 식각저지막, 제2 콘택패드, 패드스페이서, 하부전극, 유전막및 상부전극을포함한다. 층간절연막과식각저지막은제1 콘택패드를포함하는하부구조물이형성된기판상에순차적으로적층된다. 제2 콘택패드는층간절연막및 식각저지막을관통하여제1 콘택패드와접촉하며, 식각저지막으로부터돌출된다. 패드스페이서는층간절연막및 식각저지막과제2 콘택패드사이에구비된다. 하부전극은식각저지막상에구비되며, 제2 콘택패드와접촉한다. 유전막및 상부전극은하부전극상에순차적으로구비된다.

公开(公告)号：KR1020120119093A

公开(公告)日：2012-10-30

申请号：KR1020110036850

申请日：2011-04-20

Applicant: 삼성전자주식회사

Inventor： 유만종

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/78 ,  H01L27/1052 ,  H01L27/10876 ,  H01L29/4236 ,  H01L29/66621 ,  H01L27/10885

Abstract: PURPOSE: A semiconductor device is provided to increase contact surface between a cell pad and an active area and to reduce contact resistance. CONSTITUTION: An active area(110) on a semiconductor substrate is separated from a device separation film(120). The active area includes a gate recess(135). A gate electrode is arranged in the gate recesses. A contact recess is formed in the active area between gate recesses. A cell pad(150) covers a part of the active area between the gate recesses. A bit line is electrically connected to the cell pad.

Abstract translation: 目的：提供半导体器件以增加电池垫与有源区之间的接触面，并降低接触电阻。 构成：半导体衬底上的有源区（110）与器件分离膜（120）分离。 有源区包括一个门槽（135）。 栅极电极布置在栅极凹槽中。 在栅极凹部之间的有源区域中形成接触凹部。 电池垫（150）覆盖栅极凹部之间的有源区域的一部分。 位线电连接到电池板。

公开(公告)号：KR1020100107608A

公开(公告)日：2010-10-06

申请号：KR1020090025755

申请日：2009-03-26

Applicant: 삼성전자주식회사

Inventor： 유만종

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L28/91 ,  H01L21/76885 ,  H01L21/76895 ,  H01L27/10817 ,  H01L27/10855

Abstract: PURPOSE: Semiconductor device and a method for manufacturing the same are provided to secure the alignment margin of a lower electrode and a contact pad by reducing the contact resistance of the lower electrode. CONSTITUTION: An interlayer insulating film(120) and an etch-stopping film(134) are successively formed on a substrate(101). A second contact pad(124) passes through the interlayer insulating film to reach a first contact pad(122). A pad spacer(138) is arranged between the second contact pad, and the interlayer insulating film and the etch-stopping film. A lower electrode(150) is formed on the etch-stopping film. A dielectric film(160) and an upper electrode(170) are formed on the lower electrode.

Abstract translation: 目的：提供半导体装置及其制造方法，通过降低下电极的接触电阻来确保下电极和接触焊盘的取向余量。 构成：在衬底（101）上依次形成层间绝缘膜（120）和蚀刻停止膜（134）。 第二接触焊盘（124）穿过层间绝缘膜到达第一接触焊盘（122）。 衬垫间隔件（138）布置在第二接触焊盘和层间绝缘膜和蚀刻停止膜之间。 在蚀刻停止膜上形成下电极（150）。 电介质膜（160）和上电极（170）形成在下电极上。