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    KR102223206B1 - Semiconductor device and method for fabricating the same
    2.
    发明专利
    KR102223206B1 - Semiconductor device and method for fabricating the same 有权

    公开(公告)号：KR102223206B1

    公开(公告)日：2021-03-08

    申请号：KR1020140098341A

    申请日：2014-07-31

    Applicant: 삼성전자주식회사

    Inventor： 유재현

    IPC: H01L29/866 ,  H01L23/60 ,  H01L27/04

    CPC classification number: H01L29/866 ,  H01L27/0255 ,  H01L29/0649 ,  H01L29/66106 ,  H01L29/0692

    Abstract: 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판 내에 형성된 제1 웰, 제1 웰 상에 형성된 소자 분리막, 소자 분리막의 일측에 형성된 제1 웰 내에 형성된 제2 웰, 제2 웰 내에 형성되고 제2 웰의 불순물 농도보다 높은 불순물 농도를 갖는 제3 웰, 제3 웰과 전기적으로 접속되는 제1 전극, 소자 분리막의 타측에 형성된 제1웰 내에 형성된 제4 웰, 제4 웰 내에 형성되고 제4 웰과 다른 도전형을 갖는 제5 웰, 제5 웰과 전기적으로 접속되는 제2 전극, 및 제4 웰과 오버랩되어 형성되고, 제4 웰에 포함된 불순물 농도보다 낮은 불순물 농도를 갖는 제6 웰을 포함한다.

    라이선스 검증 방법, 그 장치 및 이를 실행하기 위한 프로그램이 기록된 컴퓨터로 읽을 수 있는 기록 매체
    6.
    发明公开
    라이선스 검증 방법, 그 장치 및 이를 실행하기 위한 프로그램이 기록된 컴퓨터로 읽을 수 있는 기록 매체 审中-实审
    许可证验证方法，装置和计算机可读介质

    公开(公告)号：KR1020130142692A

    公开(公告)日：2013-12-30

    申请号：KR1020120066116

    申请日：2012-06-20

    Applicant: 삼성전자주식회사

    Inventor： 이정배 ,  유재현

    IPC: G06F11/28

    CPC classification number: G06F21/10 ,  G06F21/105 ,  G06F21/50

    Abstract: The present invention relates to a method and apparatus for verifying licenses of binary files and to a computer-readable storage medium storing a program for executing the same. Specifically, the present invention relates to a method and apparatus for verifying licenses and to a computer-readable storage medium storing a program for executing the same, the method comprising the steps of: obtaining a binary file; extracting a character string, to be searched for, from the binary file; and verifying the character string by using a knowledge base created on the basis of a license to be verified. [Reference numerals] (100) Generate a verification request;(200) Obtain a binary file;(300) Extract a character string to be searched for;(400) Verify the character string;(500) Display the verification result;(AA) Start;(BB) No;(CC) Yes;(DD) End

    Abstract translation: 本发明涉及一种用于验证二进制文件的许可证的方法和装置以及用于存储执行该二进制文件的程序的计算机可读存储介质。 具体地，本发明涉及一种用于验证许可证的方法和装置以及用于存储执行该程序的计算机可读存储介质，该方法包括以下步骤：获得二进制文件; 从二进制文件中提取要搜索的字符串; 以及通过使用基于要验证的许可证创建的知识库来验证字符串。 （100）生成验证请求;（200）获取二进制文件;（300）提取要搜索的字符串;（400）验证字符串;（500）显示验证结果;（AA ）开始;（BB）否;（CC）是;（DD）结束

    반도체 장치
    9.
    发明公开
    반도체 장치 审中-实审
    半导体器件

    公开(公告)号：KR1020160093374A

    公开(公告)日：2016-08-08

    申请号：KR1020150014287

    申请日：2015-01-29

    Applicant: 삼성전자주식회사

    Inventor： 유재현 ,  노진현 ,  전기문 ,  전종성

    IPC: H01L29/78

    CPC classification number: H01L29/7816 ,  H01L29/0619 ,  H01L29/063 ,  H01L29/165 ,  H01L29/7835 ,  H01L29/7848 ,  H01L29/7851 ,  H01L29/7831 ,  H01L29/785

    Abstract: 전류이동경로의전기장을감소시키면서, 온저항(Ron)이감소된반도체장치를제공하는것이다. 상기반도체장치는기판상의핀형패턴, 상기기판상에, 상기핀형패턴과교차하는게이트전극, 상기게이트전극의일측에배치되는제1 도전형의소오스영역, 상기소오스영역의하부의상기핀형패턴내에형성되고, 상기소오스영역을둘러싸는제2 도전형의바디영역, 상기게이트전극의타측에배치되는제1 도전형의드레인영역, 상기게이트전극과상기드레인영역사이에, 상기핀형패턴내에형성되는제2 도전형의필드분산영역, 및상기드레인영역의하부및 상기필드분산영역의하부의상기핀형패턴내에형성되고, 상기드레인영역및 상기필드분산영역을둘러싸는제1 도전형의드리프트영역을포함한다.

    Abstract translation: 提供了具有降低的导通电阻（Ron）以及从电流路径发出的减小的电场的半导体器件。 半导体器件包括衬底上的鳍状图案，与衬底上的鳍状图案相交的栅极电极，设置在栅电极一侧的第一导电型源极区域，形成在鳍状图案内的第二导电型体区域 在源极区域的周围并且围绕源极区域，设置在栅极电极的另一侧的第一导电型漏极区域，形成在栅极电极和漏极区域之间的鳍状图案内的第二导电型场致散散区域，以及 形成在漏极区域和场分散区域之下的鳍状图案内并且包围漏极区域和场分散区域的第一导电型漂移区域。

    반도체 소자 및 그 제조 방법
    10.
    发明公开
    반도체 소자 및 그 제조 방법 审中-实审
    半导体器件及其制造方法

    公开(公告)号：KR1020160054305A

    公开(公告)日：2016-05-16

    申请号：KR1020140153739

    申请日：2014-11-06

    Applicant: 삼성전자주식회사

    Inventor： 유재현 ,  김관영 ,  노진현 ,  맹우열 ,  전기문 ,  전용우

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L29/1045 ,  H01L21/823412 ,  H01L21/823425 ,  H01L21/823431 ,  H01L21/823807 ,  H01L21/823821 ,  H01L27/088 ,  H01L27/0886 ,  H01L27/0924 ,  H01L29/0649 ,  H01L29/36 ,  H01L29/66545 ,  H01L29/7851 ,  H01L29/7816

    Abstract: 반도체소자는제1 도전형의활성영역을가지는기판과, 활성영역내에형성된제2 도전형의드리프트영역과, 드리프트영역위에서활성영역을덮는게이트와, 활성영역과게이트와의사이에개재된게이트절연막과, 드리프트영역내에서게이트와이격된위치에형성되고드리프트영역보다높은도핑농도를가지는제2 도전형의드레인영역과, 드리프트영역내에서드레인영역과이격되어있고게이트와드레인영역과의사이에형성된제1 도전형쉘로우웰 영역과, 게이트와드레인영역과의사이에서제1 도전형쉘로우웰 영역내에형성되고제1 도전형쉘로우웰 영역보다높은도핑농도를가지는제1 도전형의소스영역을포함한다.

    Abstract translation: 本发明的目的是提供能够提供优异的电气性能并确保扩展的安全操作区域的半导体器件。 半导体器件包括：具有第一导电有源区的衬底; 形成在所述有源区中的第二导电漂移区; 第二导电漏极区域，其中栅极覆盖漂移区域上的有源区域; 布置在有源区和栅极之间的栅极绝缘膜; 具有比漂移区域更高的掺杂浓度的第二导电漏极区域，与漂移区域中的栅极分开布置; 布置在漂移区域中的栅极和漏极区域之间的第一导电浅阱区域; 以及在所述第一导电浅阱区域中布置在所述栅极和漏极区域之间的第一导电源区域，具有比所述第一导电浅阱区域更高的掺杂浓度。

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