公开(公告)号：KR100223708B1

公开(公告)日：1999-10-15

申请号：KR1019970003877

申请日：1997-02-10

Applicant: 삼성전자주식회사

Inventor： 유지형

IPC: H01L21/336

Abstract: 본 발명은 CMOS 트랜지스터 및 그의 제조 방법에 관한 것으로, 내부 절연막을 포함한 SOI 기판과, 상기 기판상에 형성되어 있되, n형 모오스 트랜지스터 영역 및 p형 모오스 트랜지스터 영역을 분리하기 위한 분리영역과, 상기 각 모오스 트랜지스터 영역의 기판상에 형성된 게이트 절연막과, 상기 각 모오스 트랜지스터 영역의 게이트 절연막상에 각각 형성되고, 각각 게이트 바디 및 게이트 스페이서로 구성된 게이트 전극과, 상기 n형 모오스 트랜지스터 영역의 게이트 바디 하부의 기판내에 형성된 n+형 제 1 고농도 불순물 영역과, 상기 n형 모오스 트랜지스터 영역의 게이트 바디 하부의 기판내에 형성되어 있되, 상기 n+형 제 1 고농도 불순물 영역 양측에 형성된 n-형 제 1 저농도 불순물 영역과, 상기 n형 모오스 트랜지스터 영역의 게이트 스페이서 하부의 기판내에 형성되어 있되, 상기 n-형 제 1 저농도 불순물 영역 각각의 일측에 형성된 p-형 제 1 저농도 불순물 영역과, 상기 n형 모오스 트랜지스터 영역의 기판내에 형성되어 있되, 상기 p-형 제 1 저농도 불순물 영역 각각의 일측에 형성된 n+형 제 2 고농도 불순물 영역과, 상기 p형 모오스 트랜지스터 영역의 게이트 바디 하부의 기판내에 형성된 p+형 제 1 고농도 불순물 영역과, 상기 p형 모오스 트랜지스터 영역의 게이트 바디 하부의 기판내에 형성되어 있되, 상기 p+형 제 1 고농도 불순물 영역 양측에 형성된 p-형 제 2 저농도 불순물 영역과, 상기 p형 모오스 트랜지스터 영역의 게이트 스페이서 하부의 기판내에 형성되어 있되, 상기 p-형 제 2 저농도 불순물 영역 각각의 일측에 형성된 n-형 제 2 저농도 불순물 영역과, 상기 p형 모오스 트랜지스터 영역의 기� �내에 형성되어 있되, 상기 n-형 제 2 저농도 불순물 영역 각각의 일측에 형성된 p+형 제 2 고농도 불순물 영역을 포함한다. 이와 같은 장치에 의해서, 게이트 스페이서의 폭으로 채널 길이를 조정함으로써 0.25㎛ 이하의 숏 채널을 형성할 수 있고, 게이트 전극이 채널 영역 뿐만아니라 LDD 구조의 드레인 영역과 오버랩되어 핫 캐리어 효과를 방지할 수 있으며, 아울러 드레인을 사이에 두고 소오스가 양측에 형성되는 구조로써 소자의 집적도를 높일 수 있다.

公开(公告)号：KR100206130B1

公开(公告)日：1999-07-01

申请号：KR1019960038051

申请日：1996-09-03

Applicant: 삼성전자주식회사

Inventor： 유지형

IPC: H01L27/08

Abstract: 복잡한 공정 적용없이도 핫-캐리어 효과를 감소시킬 수 있도록 한 씨모스 반도체 장치 제조방법이 개시된다. 이를 구현하기 위하여 본 발명에서는, 게이트 산화막이 구비된 제2도전형의 반도체 기판 상에 제1도전형의 고농도 불순물이 도핑된 제1폴리실리콘막과 실리콘질화막을 순착적으로 형성하는 단계와; 게이트 폴리 형성부를 한정하는 마스크를 이용하여 실리콘질화막을 선택식각하여 제1폴리실리콘막의 표면이 소정 부분 노출되도록 개구부를 형성하는 단계와; 실리콘질화막내의 개구부 측벽에 산화막 재질의 스페이서를 형성하는 단계와; 개구부 내에 제1도전형의 고농도 불순물이 도핑된 제2폴리실리콘막과 실리사이드막이 순차 적층된 구조의 게이트 폴리를 형성하는 단계와; 실리콘질화막을 제거하고, 상기 기판상으로 제1도전형의 고농도 불순물을 이온주이한 후 스페이서를 제거하고, 상기 기판 상으로 제1도전형의 저농도 불순물을 이온주입하여 LDD를 갖는 소오스/드레인 영역을 형성하는 단계; 및 상기 결과물 상에 산화막을 형성하고, 게이트 산화막의 표면이 노출될 때까지 이를 이방성 건식식각하여 게이트 폴리의 양 측벽에 스페이서를 형성하는 단계로 이루어진 씨모스 반도체 장치 제조방법이 제공된다.

公开(公告)号：KR100188010B1

公开(公告)日：1999-06-01

申请号：KR1019960044896

申请日：1996-10-09

Applicant: 삼성전자주식회사

Inventor： 유지형

IPC: H01L27/08

Abstract: 본 발명은 고집적 씨모스 반도체 장치 및 그 제조방법에 관한 것으로서, 특히 반도체 기판에 형성된 N형 웰 및 P형 웰, 상기 N형 웰 및 P형 웰의 표면에 형성되고, 상기 웰을 일정깊이 식각하여 평면(平面)과 사면(斜面)을 갖도록 형성된 그루브(groove), 상기 웰의 표면에 형성되고, 상기 그루브를 중심으로 그 양쪽에 형성된 트랜지스터의 드레인영역, 상기 그루브의 평면 아래에 형성되고 상기 드레인영역과 그루브의 사면만큼 이격되어 형성된 소오스영역, 상기 그루브 표면에 형성된 게이트 산화막 및 상기 게이트 산화막 상에 형성된 게이트 도전층을 구비하는 것을 특징으로 한다. 따라서 동일한 사진 공정능력을 가진 통상의 공정보다 트랜지스터의 집적도를 2배 정도 크게할 수 있다. 또한 게이트 도전층이 채널에 접한 드레인영역을 덮고 있으므로 핫 캐리어 효과를 개선할 수 있다.

公开(公告)号：KR1019980019809A

公开(公告)日：1998-06-25

申请号：KR1019960038052

申请日：1996-09-03

Applicant: 삼성전자주식회사

Inventor： 유지형

IPC: H01L27/08

Abstract: 본 발명은 씨모스(CMOS) 반도체 장치의 제조 방법에 관한 것으로, 이 방법은 반도체 기판에 제1 및 제2 전도형의 웰과 소자분리 산화막을 형성하는 단계; 상기 결과물 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막의 상부 기판 전면에 제1 폴리실리콘층과 질화막을 형성하는 단계; 상기 질화막의 게이트 폴리 형성 영역에 해당하는 부분을 제1 폴리실리콘층이 노출되도록 식각하는 단계; 상기 질화막 개구부를 통하여 기판(웰)의 표면 근방에 채널 이온을 주입하는 단계; 상기 질화막 개구부에 폴리실리콘을 채워 넣어 제2 폴리실리콘층을 형성하는 단계; 각 소자 영역의 웰내에 웰에 주입된 불순물과 다른 전도형의 불순물을 이온 주입하고 웨이퍼 상부의 제1 및 제2 폴리실리콘층을 1000∼1500Å 두께로 등방성 식각한 다음 저농도의 불순물을 이온 주입하여 소스/드레인 영역을 형성하는 단계; 상기 LDD 영역이 덮도록 상기 게이트 폴리의 측벽에 폴리 스페이서를 형성하는 단계를 구비하여 이루어진 것이다.
이 방법에 의하면 식각 기술을 이용하여 하프-미크론급 이하의 채널길이를 갖으며 채널 형성 영역에만 채널 이온이 주입된 반도체 장치를 제조할 수 있는 바, 핫-캐리어 효과에 대한 내성이 강화되어 소자 구동시 문턱 전압의 증가를 억제할 수 있을 뿐 아니라 소스/드레인 사이에서 전류 감소 현상이 발생하지 않게 된다.

公开(公告)号：KR1019980019808A

公开(公告)日：1998-06-25

申请号：KR1019960038051

申请日：1996-09-03

Applicant: 삼성전자주식회사

Inventor： 유지형

IPC: H01L27/08

Abstract: 본 발명은, 제1 및 제2 전도형의 웰이 표면 근방에 형성되어 있고 소자분리 산화막, 게이트 산화막 및 제1 전도형의 제1 폴리실리콘층이 적층되어 있는 반도체 기판 상에 질화막을 침적한 후 게이트 폴리 형성 부분에 위치하는 질화막을 제거하고 그 측벽에 LTO 스페이서를 형성하는 단계; 상기 질화막의 개구부에 제1 전도형의 제2 폴리실리콘층과 살리사이드층을 순차적으로 적층하여 채워 넣고 상기 질화막을 제거하는 단계; 하나의 포토레지스트 패턴을 사용하여 각 웰에 주입된 불순물과 다른 전도형의 불순물을 웰의 표면 근방에 고농도로 주입하고 상기 LTO 스페이서 제거후 다시 같은 전도형의 불순물을 저농도로 주입하여 LDD를 갖는 소스/드레인 영역을 형성하는 단계; 및 상기 결과물 상에 LTO를 침적한 후 이를 선택적으로 식각하여 제2 폴리실리콘층과 살리사이드 측벽에 LTO 스페이서를 형성함과 동시에 LTO를 과도 식각하여 하부의 제1 폴리실리콘층을 제거하는 단계에 의해 제조되는 씨모스 반도체 장치를 제공한다.
이러한 방법은 하나의 포토레지스트를 사용하여 LDD를 갖는 소스/드레인 영역을 형성하므로 공정이 간단하고, 이 공정에 의해 제조되는 씨모스 반도체 장치는 LDD 영역이 필드 산화막으로 구분된 소자 영역 상에 형성되는 게이트 폴리의 제1 폴리실리콘층에 의해 덮인 구조가 되므로 핫-캐리어 효과에 대한 내성을 갖는다.

公开(公告)号：KR1019980012294A

公开(公告)日：1998-04-30

申请号：KR1019960028262

申请日：1996-07-12

Applicant: 삼성전자주식회사

Inventor： 유지형

IPC: H01L21/336 ,  H01L29/78

公开(公告)号：KR1019970024289A

公开(公告)日：1997-05-30

申请号：KR1019950035205

申请日：1995-10-12

Applicant: 삼성전자주식회사

Inventor： 유지형 ,  윤덕로

IPC: H01L29/78 ,  H01L21/336

Abstract: 본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 폴리실리콘을 두 단계로 나누어서 적층하여 패터닝하는 방법으로 하여 역 'T'자 형의 게이트를 형성함으로써, 게이트의 전기장에 의하여 핫캐리어 현상이 감소하고, 소스-드레인 영역과 게이트 산화막과의 계면사이에 전자가 모이게 되어, 소스 저항과 드레인 저항을 감소하도록 하는 효과를 가지는 반도체 장치 및 그 제조 방법이다. 또한 질화막 패턴을 이용하여 선택적으로 채널 이온 주입을 하여 전자의 이동도를 높이고, 포겟 이온주입으로 쇼트 채널 효과를 방지하는 효과가 있으며, 한편으로는, 역 'T'자 형의 게이트를 형성하는 데에, 종래의 폴리실리콘격벽을 이용하지 않고, 폴리실리콘층을 형성하고, 질화막을 제거할 때 함께 식각하여 패터닝함으로써, 공정을 단순화하는 효과가 있는 반도체 장치 및 그 제조 방법이다.

公开(公告)号：KR1019970024278A

公开(公告)日：1997-05-30

申请号：KR1019950035164

申请日：1995-10-12

Applicant: 삼성전자주식회사

Inventor： 유지형

IPC: H01L29/76

Abstract: 본 발명은 버티칼 MOS 트랜지스터 제조방법에 관한 것으로 포토애칭기술에 의존하지 않고 침전기술을 이용해 0.2㎛이하의 채널을 형성할 수 있도록 하였고, 전류공급능력은 양 방향으로 동작하는 MOS구조를 채택해 해결하였으며, 벌크효과는 채널아래 영역을 게이트 바이어스에 의해완전히 공핍층으로 만들어 벌크효과를 완전히 제거하였다. 이와 같은 버티칼 MOS 트랜지스터를 제조하기 위해 선택산화한 웨이퍼에 고농도 As를 이온 주입 확산처리하고, P-Type 폴리 실리콘(2)과 N-Type 폴리 실리콘(1)을 침적기술에 의해 차례로 침적시켜 식각 처리하며, 저온 열산화를 통해 게이트 산화층(4)을 형성하고, 그 위에 N+ 폴리 실리콘(3)을 침적시켜 에치백기술을 이용해 N+ 폴리 실리콘(3)을 식각하고, 필드쪽의 N+ 폴리 실리콘(3)도 게이트 마스크를 이용해 식각처리해 주며, 전극형성은 통상의 전극형성공정에 의해 메탈전극(6)을 형성해 주므로 버티칼 MOS 트랜지스터를 제조하는 방법이며, 여기서 폴리 실리콘(1) (2)의 폭은 0.5-0.6um로 하는 것을 특징으로 하고, 게이트 산화막(4)는 80∼120A으로 하는 것을 특징으로 하는 버티칼 MOS 트랜지스터 제조방법.

公开(公告)号：KR1019970024269A

公开(公告)日：1997-05-30

申请号：KR1019950036192

申请日：1995-10-19

Applicant: 삼성전자주식회사

Inventor： 유지형

IPC: H01L29/739

Abstract: 본 발명은 숏채널효과를 감소시킬 수 있으며, 0.1㎛ 정도의 채널길이를 콘트롤하는 것이 가능한 반도체 장치 및 그의 제조방법에 관한 것이다. 본 발명의 반도체 장치는 내부에 절연막을 포함한 SOI기판과, SOI기판상에 형성된, p형 모스 트랜지스터 영역 및 n형 모스 트랜지스터 영역을 분리하기 위한 분리영역과, 각 모스 트랜지스터 영역의 기판상에 각각 형성된 게이트 절연막과, 각 모스 트랜지스터 영역의 게이트 절연막상에 각각 형성되고, 각각 바디부분과 스페이서부분으로 구성된 게이트와, n형 모스 트랜지스터 영역의 게이트의 바디부분 하부의 기판내에 형성된 n
+ 형 제1고농도 불순물 영역과, p형 모스 트랜지스터 영역의 게이트의 바디부분 하부의 기판내에 형성된 p
+ 형 제1고농도 불순물 영역과, n형 모스 트랜지스터 영역의 게이트의 스페이서 부분 하부의 기판내의 제1고농도 불순물영역의 양측에 형성된 p
- 형 저농도 불순물 영역과, p형 모스 트랜지스터 영역의 게이트의 스페이서 분 하부의 기판내의 제1고농도 불순물영역의 양측에 형성된 n
- 형 저농도 불순물 영역과, 상기 p
- 형 저농도 불순물 영역의 일측 SOI기판내에 형성된 n
+ 형 제2고농도 불순물 영역과, 상기 n
- 형 저농도 블순물 영역의 일측 SOI 기판내에 형성된 p
+ 형 제2고농도 불순물 영역을 포함한다.

公开(公告)号：KR1019950010059A

公开(公告)日：1995-04-26

申请号：KR1019930019259

申请日：1993-09-22

Applicant: 삼성전자주식회사

Inventor： 유지형 ,  유광동

IPC: H01L27/08 ,  E04C2/52

Abstract: 반도체 기판에 형성된 비대칭 소오스/드레인전극 구조를 갖는 모스트랜지스터에 있어서, ITLDD 구조에서의 게이트/드레인 오버랩 캐패시턴스(이하, C
GD 라 칭한다)가 매우 크다는 단점을 해결할 수 있도록 반도체 기판위에 게이트 전극을 형성하여 양측면에 산화막 측벽을 형성하고, 상기 산화막 측벽을 정열축으로 기판에 제1도전형 저농도 불순물영역을 형성하며, 상기 산화막 측벽에 폴리실리콘측벽을 형성하고 상기 실리콘 측벽을 정열축으로 기판에 제1도전형 고농도 불순물영역을 형성하고, 상기 기판 전면에 제1절연막을 형성하며, 소오스 전극홀은 상기 실리콘측벽에 이격되고 드레인전극홀은 실리콘 측벽에 접하게 형성하고, 상기 소오스/드레인홀에 전극을 형성하는 엘디디형 모스 트랜지스터의 제조방법이 제안되었다. 따라서 게이트 전극에 걸리는 포지티브 전압으로 인한 필드가 n-소오스 영역과 게이트 산화막 계면 사이에 전자를 축적시켜서 Rs을 감소할 수 있기때문에 전체적으로 반도체 소장의 특성이 향상된 엘디디형 모스트랜지스의 제조에 적용된다.