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Patent Agency Ranking
公开(公告)号：KR100175387B1
公开(公告)日：1999-02-18
申请号：KR1019950029160
申请日：1995-09-06
Applicant: 삼성전자주식회사
IPC: H01L29/72
Abstract: 본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 매몰층과 우물 사이에 에피층을 더 형성하여, 우물을 형성하기 위해 주입하는 이온의 농도를 줄일 수 있고, 우물을 형성하기 위한 시간을 감소시켜 이미 형성되어 있는 다른 도전형을 매몰층이 더 확산되는 것을 방지하도록하여 내압을 증가하고, 반도체 장치의 특성을 향상하는 반도체 장치 및 그 제조 방법이다.
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公开(公告)号：KR1019970024289A
公开(公告)日：1997-05-30
申请号：KR1019950035205
申请日：1995-10-12
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
Abstract: 본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 폴리실리콘을 두 단계로 나누어서 적층하여 패터닝하는 방법으로 하여 역 'T'자 형의 게이트를 형성함으로써, 게이트의 전기장에 의하여 핫캐리어 현상이 감소하고, 소스-드레인 영역과 게이트 산화막과의 계면사이에 전자가 모이게 되어, 소스 저항과 드레인 저항을 감소하도록 하는 효과를 가지는 반도체 장치 및 그 제조 방법이다. 또한 질화막 패턴을 이용하여 선택적으로 채널 이온 주입을 하여 전자의 이동도를 높이고, 포겟 이온주입으로 쇼트 채널 효과를 방지하는 효과가 있으며, 한편으로는, 역 'T'자 형의 게이트를 형성하는 데에, 종래의 폴리실리콘격벽을 이용하지 않고, 폴리실리콘층을 형성하고, 질화막을 제거할 때 함께 식각하여 패터닝함으로써, 공정을 단순화하는 효과가 있는 반도체 장치 및 그 제조 방법이다.
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公开(公告)号：KR1019970053403A
公开(公告)日：1997-07-31
申请号：KR1019950053377
申请日：1995-12-21
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 본 발명은 트랜치 구조를 사용하여 고속 바이폴라 소자 또는 바이폴라 트랜지스터 소자에 적용할 수 있도록 한 반도체 소자의 분리 구조 및 그 제조 방법에 관으로서, 반도체 가판의 상부에 필드산화막을 형성하는 단계; 상기 산화막과 기판 상부를 선택적으로 식각하여 트랜치를 형성하는 단계; 상기 트랜치내 하부 및 측벽에 제1산화막을 형성하는 단계; 상기 결과물의 상부에 실리콘질화막을 형성하고, 연속적으로 상기 트랜치가 채워지지 않도록 제1폴리실리콘층을 얇게 형성하는 단계; 상기 트랜치 내부를 제외한 기판상의 제1폴리실리콘층을 제거하는 단계; 상기 결과물의 트랜치 측벽에 제2산화막을 형성하는 단계; 상기 결과물의 상부에 트랜치가 채워지도록 제2폴리실리콘층을 형성하는 단계; 및, 상기 결과물을 기판상의 필드산화막이 제거되도록 평탄화하는 단계에 의해서 반도체 소자의 분리 구조를 형성하는 바, 결국 두 단계의 폴리 실리콘 침적 및 폴리실리콘 산화를 통해 트랜치 폭을 채우는 반도체 소자 분리 구조 형성 방법으로 한번에 침적하는 폴리실리콘층의 두께를 감소시켜 폴리실리콘 침적 설비의 튜브 수명을 연장시킬 수 있다.
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公开(公告)号：KR100175366B1
公开(公告)日：1999-02-01
申请号：KR1019950035205
申请日：1995-10-12
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
Abstract: 본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 폴리실리콘을 두 단계로 나누어서 적층하여 패터닝하는 방법으로 하여 역 'T'자 형의 게이트를 형성함으로써, 게이트의 전기장에 의하여 핫 캐리어 현상이 감소하고, 소스-드레인 영역과 게이트 산화막과의 계면 사이에 전자가 모이게 되어, 소스 저항과 드레인 저항을 감소하도록 하는 효과를 가지는 반도체 장치 및 그 제조 방법이다. 또한 질화막 패턴을 이용하여 선택적으로 채널 이온 주입을 하여 전자의 이동도를 높이고, 포겟 이온주입으로 쇼트 채널 효과를 방지하는 효과가 있으며, 한편으로는, 역 'T'자 형의 게이트를 형성하는 데에, 종래의 폴리실리콘격벽을 이용하지 않고, 폴리실리콘층을 형성하고, 질화막을 제거할 때 함께 식각하여 패터닝함으로써, 공정을 단순화하는 효과가 있는 반도체 장치 및 그 제조 방법이다.
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公开(公告)号：KR1019970018667A
公开(公告)日：1997-04-30
申请号：KR1019950029160
申请日：1995-09-06
Applicant: 삼성전자주식회사
IPC: H01L29/72
Abstract: 본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 매몰층과 우물 사이에 에피층을 더 형성하여, 우물을 형성하기 위해 주입하는 이온의 농도를 줄일 수 있고, 우물을 형성하기 위한 시간을 감소시켜 이미 형성되어 있는 다른 도전형을 매몰층이 더 확산되는 것을 방지하도록하여 내압을 증가하고, 반도체 장치의 특성을 향상하는 반도체 장치 및 그 제조 방법이다.
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