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公开(公告)号：KR100394347B1
公开(公告)日：2003-08-09
申请号：KR1020000020653
申请日：2000-04-19
Applicant: 삼성전자주식회사
Inventor： 윤정구
IPC: G01R31/319 , G01R31/3187
CPC classification number: G11C29/48 , G01R31/31905 , G11C29/56016
Abstract: Embodiments of the invention allow semiconductor devices to be tested under actual operating conditions by interfacing the devices to an actual board-type product. The devices are interfaced to the board-type product with a test board that includes a mounting unit such as a socket or pattern of conductive lands that allows the devices to be easily mounted to and removed from the test board with minimal effort and signal degradation. An interface circuit on the test board compensates for environmental differences between the board-type product and the mounting unit. A power control circuit can be used to manipulate the supply voltage applied to the semiconductor devices, thereby providing a voltage margin screening function.
Abstract translation: 本发明的实施例允许半导体器件在实际操作条件下通过将器件连接到实际的板型产品而被测试。 这些器件通过一个包含安装单元（如插座或导电焊盘图案）的测试板与电路板型产品接口，从而使器件可以轻松地安装到测试板上或从测试板上拆下，而且工作量和信号降低很少。 测试板上的接口电路可以补偿板型产品和安装单元之间的环境差异。 可以使用功率控制电路来操纵施加到半导体器件的电源电压，由此提供电压裕度屏蔽功能。
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公开(公告)号：KR1020030087740A
公开(公告)日：2003-11-15
申请号：KR1020020025624
申请日：2002-05-09
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: PURPOSE: A method is provided to screen short defect between a bit line and a buried contact efficiently in a semiconductor memory device with a short screen time. CONSTITUTION: According to the method for screening short defect between a bit line and a buried contact in a semiconductor memory device, the above semiconductor memory device is activated one time at first. Then, a disturb operation is performed repetitively during a refresh time defined in the specification of the semiconductor memory device. And the semiconductor memory device is precharged one time.
Abstract translation: 目的：提供一种用于在短屏幕时间的半导体存储器件中有效地屏蔽位线和埋入式触点之间的短缺陷的方法。 构成：根据半导体存储器件中的位线和埋入触点之间的短路缺陷的检测方法，上述半导体存储器件首先被激活一次。 然后，在半导体存储器件的说明书中定义的刷新时间期间重复执行干扰操作。 并且半导体存储器件被预充电一次。
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公开(公告)号：KR1019990016043A
公开(公告)日：1999-03-05
申请号：KR1019970038465
申请日：1997-08-12
Applicant: 삼성전자주식회사
IPC: H01L23/32
Abstract: 본 발명은 밑면이 개방된 반도체 칩을 갖는 반도체 패키지 소자를 지지하기 위한 검사용 지지체에 관한 것으로서, 검사용 지지체는 패키지 몸체의 윗면과 접하는 지지면을 가지고 반도체 소자를 고정시키는 지지몸체와, 반도체 칩의 밑면이 개방되도록 하는 개방부와 반도체 소자의 리드를 지지하는 돌출부를 가지며 지지몸체와 분리 가능하도록 연결되어 있는 덮개와, 반도체 소자의 리드와 전기적으로 연결되는 내부핀과 상기 내부핀과 일체형으로 형성되며 지지몸체를 관통하여 외부로 돌출되어 외부소자와 전기적으로 연결되는 외부핀을 갖는 접속핀을 구비한다. 외부 접속핀은 덮개의 개방부와 반대방향으로 돌출된다.
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公开(公告)号：KR1020010096954A
公开(公告)日：2001-11-08
申请号：KR1020000020653
申请日：2000-04-19
Applicant: 삼성전자주식회사
Inventor： 윤정구
IPC: G01R31/319 , G01R31/3187
CPC classification number: G11C29/48 , G01R31/31905 , G11C29/56016
Abstract: 본 발명은 테스트하고자 하는 반도체 집적회로 소자를 이 소자가 실제 사용되는 환경에서 테스트하기 위한 인터페이스 기판 및 이를 사용한 반도체 집적회로 소자의 테스트 방법에 관한 것으로서, 반도체 소자에 공급되는 전원의 노이즈를 차단하고 부족한 전원을 보충하는 전원 조절부와, 클록 신호 입력 단자, 복수의 클록 신호 출력 단자, 궤환 신호 입력 단자, 궤환 신호 출력 단자를 구비하며, 입력 클록 신호와 입력 궤환 신호 사이의 위상차를 영으로 만드는 위상 고정 루프(PLL)를 포함하는 클록 분배 회로와, 상기 반도체 소자가 각각 장착되는 복수의 소켓이 연결되는 소켓 실장부와, 외부 장치와의 전기적 연결을 위한 커넥터를 포함하는 인터페이스 기판 및 이를 이용한 반도체 소자 테스트 방법이 개시된다.
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Patent Agency Ranking
公开(公告)号：KR100227121B1
公开(公告)日：1999-10-15
申请号：KR1019970038465
申请日：1997-08-12
Applicant: 삼성전자주식회사
IPC: H01L23/32
CPC classification number: G01R1/0433 , H01L2224/48091 , H01L2224/48247 , H01L2924/00014
Abstract: 본 발명은 밑면이 개방된 반도체 칩을 갖는 반도체 패키지 소자를 지지하기 위한 검사용 지지체에 관한 것으로서, 검사용 지지체는 패키지 몸체의 윗면과 접하는 지지면을 가지고 반도체 소자를 고정시키는 지지몸체와, 반도체 칩의 밑면이 개방되도록 하는 개방부와 반도체 소자의 리드를 지지하는 돌출부를 가지며 지지몸체와 분리 가능하도록 연결되어 있는 덮개와, 반도체 소자의 리드와 전기적으로 연결되는 내부핀과 상기 내부핀과 일체형으로 형성되며 지지몸체를 관통하여 외부로 돌출되어 외부소자와 전기적으로 연결되는 외부핀을 갖는 접속핀을 구비한다. 외부 접속핀은 덮개의 개방부와 반대방향으로 돌출된다.
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公开(公告)号：KR100385399B1
公开(公告)日：2003-05-23
申请号：KR1020000020654
申请日：2000-04-19
Applicant: 삼성전자주식회사
IPC: H01L21/66
CPC classification number: G01R31/2886 , G01R1/0408 , G11C29/48 , G11C29/56
Abstract: A test system for a semiconductor device couples the device to the back side of a circuit board, thereby allowing the device to be tested under actual operating conditions while providing adequate clearance around the device to accommodate automatic handling equipment, and also reducing signal delay and distortion. A system in accordance with the present invention includes a circuit board having circuitry adapted to provide an actual operating environment for the semiconductor device, as for example, a low cost mother board for testing memory devices. The device is coupled to the back side of the circuit board through test terminals formed on the back side of the board. An interface board can be used to correct the pin arrangements, which are reversed because they protrude from the back side of the board, and to compensate for the environmental differences caused by use of sockets and additional equipment on the interface board.
Abstract translation: 用于半导体器件的测试系统将器件耦合到电路板的背面，由此允许在实际操作条件下对器件进行测试，同时在器件周围提供足够的间隙以容纳自动处理设备，并且还减少信号延迟和失真 。 根据本发明的系统包括具有适于为半导体器件提供实际操作环境的电路的电路板，例如用于测试存储器件的低成本母板。 该装置通过形成在电路板背面上的测试端子连接到电路板的背面。 可以使用接口板来校正引脚排列，由于它们从电路板的背面突出而被颠倒，并且补偿由于在接口板上使用插座和附加设备而造成的环境差异。
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公开(公告)号：KR1020010096955A
公开(公告)日：2001-11-08
申请号：KR1020000020654
申请日：2000-04-19
Applicant: 삼성전자주식회사
IPC: H01L21/66
CPC classification number: G01R31/2886 , G01R1/0408 , G11C29/48 , G11C29/56
Abstract: 본 발명은 반도체 소자의 양호/불량 상태를 검사하기 위해 사용되는 반도체 소자 검사용 기판과 그 기판을 포함하는 반도체 소자 검사 장치에 관한 것으로서, 일면에 반도체 소자와 부품들이 실장되어 회로배선에 의해 연결되는 주기판과, 그 주기판의 일면에 대응되는 배면(背面)에 반도체 소자와 접속되는 회로배선과 전기적으로 연결되어 형성된 검사용 접속 단자를 포함하는 것을 특징으로 한다. 또한 본 발명에 따른 반도체 소자 검사 장치는 전술한 반도체 소자 검사용 기판과 검사용 접속 단자와 결합되어 전기적으로 연결되는 커넥터, 및 상기 커넥터와 전기적으로 접속되며 단위 반도체 칩을 수용하는 테스트 소켓이 장착되는 매개 보드를 포함하는 것과, 메모리 모듈용 소켓이 장착되며 상기 커넥트 핀과 결합되어 단자의 위치를 대칭적으로 전환시키는 교환 보드를 포함하는 것을 특징으로 한다. 이에 따르면, 반도체 소자의 전기적, 물리적 특성 시험시에 저가인 컴퓨터 주기판을 이용하더라도 불필요한 주변의 저항이나 인덕턴스, 기생 캐패시턴스 등 전기신호를 지연시키거나 왜곡시키는 특성들을 배제할 수 있게 되어 실제 모듈을 테스트하는 것과 유사한 환경을 제공하는 이점이 있다.
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公开(公告)号：KR1019930011466B1
公开(公告)日：1993-12-08
申请号：KR1019900020720
申请日：1990-12-15
Applicant: 삼성전자주식회사
IPC: H01L29/73
Abstract: This transistor prevents the characteristic shift resulted from the plasma which is generated during the manufacturing process and measures the characteristics of the produced semiconductors. This transistor adds only a substrate diode connected between the P-MOS transistor's gate and the N-type base plate, or between the N-MOS transistor's gate and the P-type base plate to the conventional N-channel transistor or P-channel transistor.
Abstract translation: 该晶体管防止在制造过程中产生的等离子体产生的特性偏移并测量所制造的半导体的特性。 该晶体管仅将连接在P-MOS晶体管的栅极和N型基板之间的衬底二极管，或N-MOS晶体管的栅极和P型基板之间连接到传统的N沟道晶体管或P沟道晶体管 。
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