公开(公告)号：KR100189963B1

公开(公告)日：1999-06-01

申请号：KR1019920022570

申请日：1992-11-27

Applicant: 삼성전자주식회사

Inventor： 윤주연 ,  남인호

IPC: H01L27/10

CPC classification number: H01L27/105 ,  H01L27/10808

Abstract: 신규한 구조의 배선층 및 고용량의 커패시터를 갖는 반도체 메모리장치 및 그 제조방법이 개시되어 있다. 반도체기판 상에 형성된 트랜지스터 상에, 트랜지스터의 게이트전극과 나란히 달리면서 게이트전극과 접속된 제1도전층이 형성되고, 제1도전층 상에 절연막을 개재하여 트랜지스터의 소오스영역에 접속되도록 커패시터의 스토리지전극이 형성되며, 메모리셀 어레이와 주변회로부가 연결되는 부위에서 제1도전층과 접속되는 제2도전층이 형성된다. 메모리셀 영역과 주변화로부간의 단차에 영향을 미치지 않으면서 커패시터의 스토리지전극 두께를 증가시킬 수 있으므로, 고용량의 커패시턴스를 확보한 신뢰성있는 반도체 메모리장치를 구현할 수 있다.

公开(公告)号：KR1019940012615A

公开(公告)日：1994-06-24

申请号：KR1019920022570

申请日：1992-11-27

Applicant: 삼성전자주식회사

Inventor： 윤주연 ,  남인호

IPC: H01L27/10

Abstract: 본 발명은 DRAM(Dynamic Random Access Memory)셀에 있어서 새로운 구조의 배선층 및 고용량의 커패시터를 갖춘 반도체메모리장치와 이의 제조방법에 관한 것이다.
본 발명에 의하면, 소오스영역, 드레인영역 및 게이트전극으로 구성되는 하나의 트랜지스터와 스토리지전극, 유전체막 및 플레이트전극으로 구성되는 하나의 커패시터로 이루어진 메모리셀이 다수개 규칙적으로 반도체기판상에 형성되어 이루어진 메모리셀어레이와 상기 메모리셀어레이의 주변에 형성된 주변회로로 구성된 반도체메모리장치에 있어서, 상기 트랜지스터상에 상기 트랜지스터의 게이트전극과 나란히 달리면서 게이트전극과 접속된 제1도전층이 형성되고, 상기 제1도전층상에 절연막을 개재하여 상기 소오스영역에 접속되도록 상기 커패시터의 스토리지전극이 형성되며, 상기 메모리셀어레이와 주변회로가 연결되는 부분에서 상기 제1도전층이 상기 주변회로에 형성되는 제2도전층과 접속되는 것을 특징으로 하는 반도체메모리장치 제공된다.
따라서 본 발명에 의하면 커패시터용량이 충분히 확보된 신뢰성 높은 반도체메모리장치의 실현이 가능하게 된다.