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公开(公告)号：KR20210028399A
公开(公告)日：2021-03-12
申请号：KR1020190109422A
申请日：2019-09-04
Applicant: 삼성전자주식회사
IPC: H01L27/11582 , H01L27/1157 , H01L27/11575 , H01L29/66 , H01L29/792
CPC classification number: H01L27/11582 , H01L27/1157 , H01L27/11575 , H01L29/66833 , H01L29/792
Abstract: 워드라인 영역의 면적을 감소시키는 3차원 플래시 메모리가 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들-상기 복수의 메모리 셀 스트링들 각각은 채널층 및 상기 채널층을 감싸는 전하 저장층을 포함함-; 및 상기 복수의 메모리 셀 스트링들에 대해 수직 방향으로 연결된 채, 각각의 길이가 상층으로 갈수록 순차적으로 짧게 생성되어 단차부들을 형성하는 복수의 워드라인들을 포함하고, 상기 단차부들은, 상층으로 갈수록 각각의 폭이 순차적으로 짧아지는 형상을 갖는 것을 특징으로 한다.
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公开(公告)号：KR1020030031253A
公开(公告)日：2003-04-21
申请号：KR1020010063050
申请日：2001-10-12
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: PURPOSE: A method for fabricating a fine contact hole of a semiconductor device is provided to make the line width narrower than critical dimension and fill it up easily when forming a conducting layer by forming the upper part of the conducting layer wider than the lower part. CONSTITUTION: A conducting layer(110), an interlayer dielectric(120), and the first photoresist layer are formed on a semiconductor substrate(100) in turn. Ions are implanted onto the photoresist layer down to the half thickness of it to make etching selectivity between two regions(150,130) different. The first photoresist pattern is formed and then flown within 120 degree C. to 160 degree C. so that the resultant pattern has a smaller line width then the first one and convex shape on the both sidewall within the line. The interlayer dielectric is etched to form a contact hole(180) by using the resultant photoresist pattern as an etch barrier, when the upper part of the contact hole is made wider than the lower part of it.
Abstract translation: 目的：提供一种用于制造半导体器件的精细接触孔的方法，以使线宽比临界尺寸窄，并且通过形成导电层的上部比下部更宽而形成导电层时容易填充。 构成：依次在半导体衬底（100）上形成导电层（110），层间电介质（120）和第一光致抗蚀剂层。 将离子注入光致抗蚀剂层至其厚度的一半，使两个区域（150,130）之间的蚀刻选择性不同。 形成第一光致抗蚀剂图案，然后在120℃至160℃之间流动，使得所得图案具有较小的线宽，然后是线内两侧壁上的第一和第二凸形。 当接触孔的上部比其下部更宽时，通过使用得到的光致抗蚀剂图案作为蚀刻阻挡层，蚀刻层间电介质以形成接触孔（180）。
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公开(公告)号：KR100189963B1
公开(公告)日：1999-06-01
申请号：KR1019920022570
申请日：1992-11-27
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: H01L27/105 , H01L27/10808
Abstract: 신규한 구조의 배선층 및 고용량의 커패시터를 갖는 반도체 메모리장치 및 그 제조방법이 개시되어 있다. 반도체기판 상에 형성된 트랜지스터 상에, 트랜지스터의 게이트전극과 나란히 달리면서 게이트전극과 접속된 제1도전층이 형성되고, 제1도전층 상에 절연막을 개재하여 트랜지스터의 소오스영역에 접속되도록 커패시터의 스토리지전극이 형성되며, 메모리셀 어레이와 주변회로부가 연결되는 부위에서 제1도전층과 접속되는 제2도전층이 형성된다. 메모리셀 영역과 주변화로부간의 단차에 영향을 미치지 않으면서 커패시터의 스토리지전극 두께를 증가시킬 수 있으므로, 고용량의 커패시턴스를 확보한 신뢰성있는 반도체 메모리장치를 구현할 수 있다.
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公开(公告)号：KR100151047B1
公开(公告)日：1998-10-01
申请号：KR1019950012468
申请日：1995-05-18
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 본 발명은 제1 도전층의 평탄화된 면상에 반도체 장치의 비트라인을 형성하는 방법에 관해 개시한다. 본 발명의 비트라인 형성방법은 반도체기판상에 트랜지스터를 형성하는 단계, 상기 트랜지스터가 형성된 반도체기판상에 제1 절연막을 형성하는 단계, 상기 제1 절연막 전면에 제1 도전층을 형성하는 단계, 상기 제1 도전층을 소정의 깊이까지 식각하고 평탄화하는 단계, 상기 트랜지스터의 드레인상에 콘택홀을 형성하는 단계, 상기 결과물전면에 콘택홀을 매립하면서 제2 도전층을 형성하는 단계, 상기 제2 도전층 전면에 제3 도전층을 형성하는 단계 및 상기 제3, 제2 및 제1 도전층을 패터닝하여 비트라인을 형성하는 단계를 포함한다.
본 발명에 의하면 비트라인의 패터닝이 쉽고 또한 평탄화과정에서 열을 받지 않으므로 트랜지스터의 펀치쓰루(punch through) 특성을 개선할 수 있다. 그리고 층간산화막을 한번만 형성함으로써 후속공정에서 콘택형성시 양호한 에스펙트 비(Aspect ratio)를 갖는다.-
公开(公告)号：KR1019970018212A
公开(公告)日：1997-04-30
申请号：KR1019950031083
申请日：1995-09-21
Applicant: 삼성전자주식회사
IPC: H01L21/31
Abstract: CMP 공정을 사용하여 넓은 부위의 격리영역을 갖는 고단차 반도체 메모리장치의 평탄화 방법을 개시한다.
본 발명은 반도체 기판상에 제1절연막 및 제1도전막을 차례로 적층하는 제1공정과, 상기 제1도전막을 사진공정을 하여 식각 할때 모스 트랜지스터가 형성될 부위 뿐만 아니라 모스 트랜지스터와 모스 트랜지스터 사이의 넓은 소자분리영역 위에도 제1도전막을 남기도록 하는 제2공정과, 상기 결과물 전면에 제2절연막을 증착하는 제3공정과, 상기 제2절연막의 상층부위를 연마하여 골진부위를 평평하게 하는 제4공정으로 구성되어, 급격한 단차 부위에서의 부위에서의 손상(attack)을 방지하고, 넓은 부위의 단차를 없앨 수 있다.-
Patent Agency Ranking
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公开(公告)号：KR102210330B1
公开(公告)日：2021-02-01
申请号：KR1020190088071
申请日：2019-07-22
Applicant: 삼성전자주식회사
IPC: H01L27/11597 , H01L27/11582 , H01L27/1159 , H01L27/11595
Abstract: 멀티스텝프로그램동작을이용하는강유전체물질기반의 3차원플래시메모리및 그동작방법이개시된다. 일실시예에따르면, 3차원플래시메모리는, 기판상 일방향으로연장형성되는적어도하나의채널층; 상기적어도하나의채널층에대해수직방향으로적층되는복수의전극층들; 및상기적어도하나의채널층을둘러싸며상기적어도하나의채널층과상기복수의전극층들사이에상기일 방향으로개재된채, 상기복수의전극층들과맞닿는영역들로복수의메모리셀들을구현하여데이터저장소로사용되는적어도하나의강유전체막을포함하고, 상기복수의메모리셀들중 어느하나의대상메모리셀에대해멀티스텝프로그램동작을수행하는것을특징으로한다.
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公开(公告)号：KR1020050116421A
公开(公告)日：2005-12-12
申请号：KR1020040041311
申请日：2004-06-07
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L27/10885 , H01L21/486 , H01L21/76897 , H01L23/5222 , H01L23/5226 , H01L27/10814 , H01L27/10855 , H01L2924/0002 , H01L2924/00
Abstract: 본 발명의 반도체메모리소자의 자기정렬컨택 형성방법은, 반도체기판 위에 도전막 및 절연성 마스크막이 순차적으로 적층되어 이루어지는 도전성스택을 형성하는 단계와, 도전성스택의 측벽에 절연성 스페이서막을 형성하는 단계와, 절연성 스페이서막 사이를 채우는 절연막을 형성하는 단계와, 절연막의 일부를 노출시키는 마스크막패턴을 형성하는 단계와, 마스크막패턴을 식각마스크로 한 식각공정으로 절연막의 일부를 제거하는 단계와, 남은 절연막, 절연성 스페이서막 및 도전성스택 위에 캡핑절연막을 형성하는 단계와, 캡핑절연막 및 남은 절연막의 노출부분을 순차적으로 제거하여 반도체기판을 노출시키는 컨택홀을 형성하는 단계와, 그리고 반도체기판과 접촉되도록 컨택홀 내부를 채우는 도전성패드를 형성하는 단계를 포함한다.
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公开(公告)号：KR1019970054080A
公开(公告)日：1997-07-31
申请号：KR1019950059369
申请日：1995-12-27
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 본 발명은 반도체장치의 패드전극으로 패드전극으로 불순물이 도핑되지 않은 막질을 사용하고, 상기 도핑되지 않은 막질에서 소오스 및 드레인 콘택이 이루어지는 영역만을 도전층으로 형성하여 콘택간 또는 상기 패드전극과 하부도전층간의 전기적인 단락을 방지할 수 있는 반도체장치 및 그 제조 방법에 관한 것으로, 반도체장치는, 반도체기판에 활성영역과 비활성영역을 정의하도록 형성된 소자분리 영역과; 상기 소자분리 영역을 포함하여 상기 반도체기판상에 소정의 간격을 두고 형성된 게이트 전극층과; 상기 반도체기판전면에 불순물 이온을 주입하고 확산하여 형성된 반도체장치의 비트라인이 콘택되는 드레인 영역과; 상기 반도체기판내 상기 드레인 영역의 양측에 형성되어 커패시터의 하부전극이 콘택되는 소오스 영역과; 상기 게이트 전극층의 양측벽에 형성되어 상기 게이트 전극층과 상기 소오스-드레인 영역상에 형성되는 콘택홀을 절연시키는 역할을 맞는 게이트 스페이서와; 불순물이 도핑되지 않은 막질을 사용하여 상기 게이트 스페이서와 게이트 스페이서의 사이를 충전하면서 형성하되, 커패시터의 하부전극과 비트라인이 콘택홀을 갖도록 상기 패드전극용 막질상에 형성된 제1층간 절연막과; 상기 드레인 영역의 콘택홀을 충전하면서 상기 제1층간절연막상에 형성된 비트라인과; 상기 소오스 영역의 콘택홀을 부위를 제외하고 상기 비트라인상에 형성된 제2층간절연막과; 상기 소오스 영역의 콘택홀을 충전하면서 상기 제2층간절연막상에 형성된 케패시터의 하부전극으로 이루어진 구조를 갖는다. 이와같은 구조에 의해서, 커패시터의 하부전극과 비트라인이 콘택되는 BC, DC 콘택홀을 상기 소오스-드레인 영역의 패드전극상에 정확하게 정렬시킬 수 있고, 오정렬이 발생하는 경우에 있어서도 패드전극과 패드전극 또는 패드전극과 하부도전층이 단락되는 등의 심각한 문제를 방지할 수 있다.
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