公开(公告)号：KR20210026353A

公开(公告)日：2021-03-10

申请号：KR1020190107008A

申请日：2019-08-30

Applicant: 삼성전자주식회사

Inventor： 박장선 ,  김종운 ,  이주찬 ,  은형래 ,  김동 ,  박인훈

IPC: G06F3/06

CPC classification number: G06F3/0611 ,  G06F9/44505 ,  G06F12/0238 ,  G06F3/0629 ,  G06F3/0659 ,  G06N5/02 ,  G11C11/4074 ,  G06F2212/202

Abstract: 통계예측모델을 이용하여 트레이닝에 소요되는 시간을 감축시키는 메모리 장치 트레이닝 방법을 포함하는 전자 기기가 제공된다. 상기 전자 기기는 데이터가 저장되는 메모리 장치, 메모리 장치에 대한 제1 트레이닝 파라미터에 대응하고 메모리 장치의 전압을 달리하여 모델링된 제1 통계예측모델과, 메모리 장치에 대한 제2 트레이닝 파라미터에 대응하고 메모리 장치의 온도를 달리하여 모델링된 제2 통계예측모델이 저장된 펌웨어를 포함하는 비휘발성 저장 장치 및 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되, 펌웨어는 제1 통계예측모델을 메모리 장치의 전압 특성을 반영하는 제1 조정 통계예측모델로 조정하는 제1 트레이닝을 수행하고, 제2 통계예측모델을 메모리 장치의 온도 특성을 반영하는 제2 조정 통계예측모델로 조정하는 제2 트레이닝을 수행하고, 메모리 컨트롤러는, 제1 조정 통계예측모델의 제1 조정 트레이닝 파라미터와, 제2 조정 통계예측모델의 제2 조정 트레이닝 파라미터를 메모리 장치에 맵핑한다.

公开(公告)号：KR20210026487A

公开(公告)日：2021-03-10

申请号：KR1020190107343A

申请日：2019-08-30

Applicant: 삼성전자주식회사

Inventor： 정원영 ,  은형래 ,  김동 ,  박인훈

IPC: G11C29/42 ,  G06F11/10 ,  G11C29/00

CPC classification number: G11C29/4401 ,  G11C29/42 ,  G06F11/1032 ,  G11C11/406 ,  G11C11/4085 ,  G11C29/783

Abstract: 휘발성 메모리 장치의 리페어 제어 방법은, 휘발성 메모리 장치의 노말 동작을 위한 노말 동작 조건보다 에러 발생 확률이 증가하도록 테스트 동작 조건을 설정하는 단계, 상기 휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 적어도 일부에 해당하는 테스트 대상 영역에 대하여 테스트 모드를 설정하는 단계, 상기 테스트 모드 동안에 상기 테스트 동작 조건에 기초하여 상기 테스트 대상 영역에 저장된 데이터의 에러들의 위치 정보를 검출하기 위한 테스트 동작을 수행하는 단계 및 상기 위치 정보에 기초하여 상기 휘발성 메모리 장치에 대한 런타임 리페어 동작을 수행하는 단계를 포함한다. 휘발성 메모리 장치의 구동 중에 발생하는 에러를 효율적으로 관리하여 휘발성 메모리 장치의 불량을 예방함으로써 휘발성 메모리 장치 및 이를 포함하는 스토리지 장치의 성능 및 수명을 향상시킬 수 있다.

公开(公告)号：KR20210034456A

公开(公告)日：2021-03-30

申请号：KR1020200017144A

申请日：2020-02-12

Applicant: 삼성전자주식회사

Inventor： 은형래 ,  김동 ,  박인훈

IPC: G06F11/14 ,  G06F3/06 ,  G06F11/07 ,  G11C29/52

CPC classification number: G06F11/1433 ,  G06F11/0727 ,  G06F11/0793 ,  G06F11/1464 ,  G06F3/0614 ,  G06F3/0629 ,  G06F3/0653 ,  G06F3/067 ,  G11C29/52

Abstract: 메모리 컨트롤러, 스토리지 장치 및 스토리지 장치의 동작 방법이 개시된다. 본 개시의 기술적 사상에 따른 스토리지 장치는 비휘발성 메모리, 휘발성 메모리, 및 비휘발성 메모리 및 휘발성 메모리를 제어하고 메모리 리바이벌(revival) 펌웨어를 저장하는 메모리 컨트롤러를 포함하고, 스토리지 장치의 동작 중 비휘발성 메모리 및 휘발성 메모리 중 적어도 하나에 대해 진행성 불량(progressive defect)이 발생한 경우, 메모리 컨트롤러는 메모리 리바이벌 펌웨어를 실행함으로써 진행성 불량이 발생한 불량 메모리에 대해 리페어(repair) 동작을 수행한다.

公开(公告)号：KR20210026201A

公开(公告)日：2021-03-10

申请号：KR1020190106655A

申请日：2019-08-29

Applicant: 삼성전자주식회사

Inventor： 은형래 ,  김동 ,  박인훈

IPC: G11C29/42 ,  G06F11/10 ,  G11C29/00 ,  G11C29/52

CPC classification number: G11C11/40615 ,  G06F11/1068 ,  G06F11/1048 ,  G11C11/4093 ,  G11C29/42 ,  G11C29/4401 ,  G11C29/52 ,  G11C29/76 ,  G11C29/783 ,  G11C11/4087 ,  G11C2211/4062

Abstract: 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 ‘ECC’) 엔진, 상기 메모리 셀 어레이와 상기 ECC 엔진에 연결되는 입출력 게이팅 회로, 에러 정보 레지스터 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 각각이 복수의 휘발성 메모리 셀들을 포함하는 복수의 메모리 셀 로우들을 구비한다. 상기 제어 로직 회로는 외부의 메모리 컨트롤러부터의 커맨드 및 어드레스에 기초하여 상기 ECC 엔진, 상기 입출력 게이팅 회로 및 상기 에러 정보 레지스터를 제어한다. 상기 입출력 게이팅 회로는 상기 복수의 메모리 셀 로우들에 대한 주기적인 리프레쉬 동작 시 감지되는 감지 데이터를 상기 ECC 엔진에 제공하고, 상기 ECC 엔진은 상기 감지 데이터에 대하여 ECC 디코딩을 수행하여 정정 가능한 에러가 검출되는 경우, 에러 발생 신호를 상기 제어 로직 회로에 제공한다. 상기 제어 로직 회로는 상기 에러 발생 신호에 기초하여 상기 정정 가능한 에러의 위치 정보를 누적하여 상기 에러 정보 레지스터에 저장한다.

公开(公告)号：KR1020110061404A

公开(公告)日：2011-06-09

申请号：KR1020090118035

申请日：2009-12-01

Applicant: 삼성전자주식회사

Inventor： 은형래

IPC: H01L23/12

CPC classification number: H01L23/49816 ,  H01L23/481 ,  H01L24/48 ,  H01L24/73 ,  H01L25/0657 ,  H01L25/105 ,  H01L2224/14181 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/48145 ,  H01L2224/48147 ,  H01L2224/48227 ,  H01L2224/73257 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06555 ,  H01L2225/06562 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01078 ,  H01L2924/014 ,  H01L2924/09701 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/1815 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: PURPOSE: A stacked structure of semiconductor packages which includes a connection unit between a chip silicon penetration via and a package and manufacturing method thereof are provided to realize a stacked structure of large capacity semiconductor packages which operate fast. CONSTITUTION: A stacked structure of semiconductor packages includes a semiconductor package, a lower semiconductor package, and connection units between packages. A plurality of upper semiconductor chips is stacked on an upper package substrate. A conductive upper connection lands(115Ua) is formed on the bottom of the upper package substrate. A plurality of lower semiconductor chips is stacked on a lower package substrate(110La). Connection units(150a) between the packages electrically connect chip silicon penetration vias and the upper connection lands.

Abstract translation: 目的：提供包括芯片硅穿透通孔和封装之间的连接单元及其制造方法的半导体封装的堆叠结构，以实现快速操作的大容量半导体封装的堆叠结构。 构成：半导体封装的堆叠结构包括半导体封装，下半导体封装和封装之间的连接单元。 多个上半导体芯片堆叠在上封装基板上。 导电上连接平台（115Ua）形成在上封装衬底的底部上。 多个下半导体芯片堆叠在下封装基板（110La）上。 封装之间的连接单元（150a）电连接芯片硅穿透通孔和上连接焊盘。

公开(公告)号：KR100813625B1

公开(公告)日：2008-03-14

申请号：KR1020060112974

申请日：2006-11-15

Applicant: 삼성전자주식회사

Inventor： 김병조 ,  은형래 ,  한상집

IPC: H01L23/12

CPC classification number: H01L25/0657 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2225/06572 ,  H01L2924/15311 ,  H01L2924/00014 ,  H01L2924/00

Abstract: A semiconductor device package is provided to enhance the efficiency of mount density and a mount area by improving a structure thereof. A plurality of semiconductor chips(110a,110b,110c) having a stacked structure include a plurality of bonding pads(112a,112b,112c). The semiconductor chips are mounted on an upper surface of a semiconductor substrate(120) having bonding electrodes(126) corresponding to the bonding pads. A plurality of interposers(130a,130b,130c) are formed between the semiconductor chips to cover a part and an upper surface of each of lateral surfaces of the semiconductor chips. The interposers include wiring patterns(134a,134b,134c) for connecting the bonding pads and the bonding electrodes with each other.

Abstract translation: 提供半导体器件封装以通过改进其结构来提高安装密度的效率和安装面积。 具有堆叠结构的多个半导体芯片（110a，110b，110c）包括多个焊盘（112a，112b，112c）。 半导体芯片安装在具有与焊盘对应的接合电极（126）的半导体衬底（120）的上表面上。 在半导体芯片之间形成有多个内插件（130a，130b，130c），以覆盖半导体芯片的每个侧表面的一部分和上表面。 插入件包括用于将接合焊盘和接合电极彼此连接的布线图案（134a，134b，134c）。

公开(公告)号：KR100652442B1

公开(公告)日：2006-12-01

申请号：KR1020050107015

申请日：2005-11-09

Applicant: 삼성전자주식회사

Inventor： 은형래

IPC: H01L23/02

Abstract: A semiconductor chip is provided to form a mesh pattern by repeatedly forming grooves having a predetermined depth on the surface of an elastic protection layer coated on a semiconductor substrate. At least one elastic protection layer(400) is coated on a semiconductor device pattern(200), including a mesh pattern(500) consisting of grooves(403) having a predetermined depth, wherein the grooves are repeatedly formed on the surface of the elastic protection layer. The elastic protection layer is made of one selected from a group of a silicon rubber-based material, an epoxy-based material, a polyimide-based material, a urethane-based material and a fluorine-based material, or a composition thereof.

Abstract translation: 提供半导体芯片以通过在涂覆在半导体衬底上的弹性保护层的表面上重复形成具有预定深度的沟槽来形成网状图案。 在半导体器件图案（200）上涂覆至少一个弹性保护层（400），所述半导体器件图案（200）包括由具有预定深度的凹槽（403）组成的网状图案（500），其中凹槽重复地形成在弹性表面 保护层。 弹性保护层由选自硅橡胶基材料，环氧基材料，聚酰亚胺基材料，聚氨酯基材料和氟基材料的组中的一种或其组合物制成。

公开(公告)号：KR1020060064857A

公开(公告)日：2006-06-14

申请号：KR1020040103529

申请日：2004-12-09

Applicant: 삼성전자주식회사

Inventor： 은형래

IPC: H01L23/04 ,  H01L23/00

CPC classification number: H01L25/0652 ,  H01L23/48 ,  H01L25/0655 ,  H01L25/0657

Abstract: 본 발명의 수동소자 패키지는 하나 이상의 수동소자를 포함하는 것을 특징으로 한다.
수동소자, 패키지, 인쇄 회로 기판, PCB, 집적 회로

公开(公告)号：KR100809696B1

公开(公告)日：2008-03-06

申请号：KR1020060074658

申请日：2006-08-08

Applicant: 삼성전자주식회사

Inventor： 은형래

IPC: H01L23/12

CPC classification number: H01L25/0657 ,  H01L21/76898 ,  H01L23/3128 ,  H01L23/3142 ,  H01L23/49811 ,  H01L23/49816 ,  H01L23/49827 ,  H01L24/06 ,  H01L24/13 ,  H01L24/17 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/81 ,  H01L24/85 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/06155 ,  H01L2224/06156 ,  H01L2224/06165 ,  H01L2224/13025 ,  H01L2224/13099 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/16237 ,  H01L2224/17181 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45139 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73257 ,  H01L2224/81801 ,  H01L2224/85 ,  H01L2224/9202 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06551 ,  H01L2225/06555 ,  H01L2225/06562 ,  H01L2225/06586 ,  H01L2924/00014 ,  H01L2924/01006 ,  H01L2924/01015 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01074 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/12042 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/05599 ,  H01L2924/00012 ,  H01L2924/00011

Abstract: 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩 패키지를 개시한다. 개시된 본 발명의 멀티 칩 패키지는, 실장 기판을 포함하고, 상기 실장 기판상에 사이즈가 상이한 복수의 반도체 칩이 적층된다. 상기 각각의 반도체 칩은 관통 비아 형태의 패드들로 구성되는 패드 군을 포함하고, 상기 패드 군이 상하로 마주하여 콘택되도록 반도체 칩들이 적층된다.
멀티 칩 패키지(MCP), 관통형 패드, 웨이퍼 레벨 스택

Abstract translation: 提供了一种其中堆叠具有不同尺寸的多个半导体芯片的多芯片封装。 多芯片封装可以包括衬底和堆叠在衬底上的多个半导体芯片，多个半导体芯片中的每一个具有不同的尺寸。 多个半导体芯片中的每一个包括焊盘组和与焊盘组相关联的参考区域，每个焊盘组具有多个焊盘，并且每个焊盘组中的多个焊盘相对于相关联的参考区域位于相同的坐标 并且所述多个半导体芯片中的每一个具有垂直对齐的其参考区域。

公开(公告)号：KR1020080013305A

公开(公告)日：2008-02-13

申请号：KR1020060074658

申请日：2006-08-08

Applicant: 삼성전자주식회사

Inventor： 은형래

IPC: H01L23/12

CPC classification number: H01L25/0657 ,  H01L21/76898 ,  H01L23/3128 ,  H01L23/3142 ,  H01L23/49811 ,  H01L23/49816 ,  H01L23/49827 ,  H01L24/06 ,  H01L24/13 ,  H01L24/17 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/81 ,  H01L24/85 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/06155 ,  H01L2224/06156 ,  H01L2224/06165 ,  H01L2224/13025 ,  H01L2224/13099 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/16237 ,  H01L2224/17181 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45139 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73257 ,  H01L2224/81801 ,  H01L2224/85 ,  H01L2224/9202 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06551 ,  H01L2225/06555 ,  H01L2225/06562 ,  H01L2225/06586 ,  H01L2924/00014 ,  H01L2924/01006 ,  H01L2924/01015 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01074 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/12042 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/05599 ,  H01L2924/00012 ,  H01L2924/00011

Abstract: A multi chip package having stacked semiconductor chips of different size and a method for manufacturing the same are provided to reduce the size and weight of a package by forming semiconductor chip's pads of a through-type via type and stacking the chips on the corresponding through-type pads. A mounting substrate is prepared. A first semiconductor chip(110) has a first pad group(112). A second semiconductor chip(120) has a second pad group(122). A third semiconductor chip(130) has a third pad group(132). The first semiconductor chip is stacked on the mounting substrate. A first connecting member is formed on an upper portion of the first pad group of the first semiconductor chip. A second semiconductor chip is stacked so that the first connecting member and the second pad group are contacted to each other. A second connecting member is formed on an upper portion of the second pad group of the second semiconductor chip. The third semiconductor chip is stacked so that the second connecting member and the third pad group are contacted to each other. The sizes of the first, the second, and the third semiconductor chips are different from each other.

Abstract translation: 提供了具有不同尺寸的堆叠半导体芯片的多芯片封装及其制造方法，用于通过形成通孔式半导体芯片的焊盘并将芯片堆叠在相应的通孔上来减小封装的尺寸和重量， 型垫。 准备安装基板。 第一半导体芯片（110）具有第一焊盘组（112）。 第二半导体芯片（120）具有第二焊盘组（122）。 第三半导体芯片（130）具有第三焊盘组（132）。 第一半导体芯片堆叠在安装基板上。 第一连接部件形成在第一半导体芯片的第一焊盘组的上部。 层叠第二半导体芯片，使得第一连接构件和第二焊盘组彼此接触。 第二连接构件形成在第二半导体芯片的第二焊盘组的上部上。 层叠第三半导体芯片，使得第二连接构件和第三焊盘组彼此接触。 第一，第二和第三半导体芯片的尺寸彼此不同。