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公开(公告)号：KR100843206B1
公开(公告)日：2008-07-02
申请号：KR1020060101560
申请日：2006-10-18
Applicant: 삼성전자주식회사
IPC: H01L21/82
CPC classification number: H01L23/5258 , H01L2924/0002 , H01L2924/00
Abstract: 퓨즈 패턴과 가드링과의 브리지를 방지할 수 있는 퓨즈 구조를 갖는 반도체 장치 및 그 제조방법을 개시한다. 본 발명에 따르면, 반도체 장치의 다층 금속 배선층에 형성되는 퓨즈 패턴을 단차를 갖도록 트렌치의 형태로 형성하여 퓨즈 패턴과 가드링과의 수직 거리를 멀게 함으로써, 레이저 블로잉시 퓨즈 패턴이 위쪽 방향으로 말려 올라감으로 인하여 발생할 수 있는 퓨즈 패턴과 가드링과의 브릿지를 방지할 수 있다.
퓨즈 패턴, 가드링, 트렌치, 브릿지 방지-
公开(公告)号：KR100699859B1
公开(公告)日：2007-03-27
申请号：KR1020050073728
申请日：2005-08-11
Applicant: 삼성전자주식회사
CPC classification number: G01R31/318511 , G01R31/2831 , G01R31/3193
Abstract: 레이저 및 카메라의 캘리브레이션, 및 레이저의 정밀성 및 스폿 크기의 체크를 위한 반도체 설비의 캘리브레이션용 기준 웨이퍼가 제공된다. 본 발명에 따른 기준 웨이퍼는 반도체 기판 상의 광흡수층 및 광흡수층 상의 광반사층 패턴을 포함한다. 광반사층 패턴은 레이저의 정밀도 및 스폿 크기의 체크를 위한 제 1 패턴 및 레이저 및 카메라의 캘리브레이션을 위한 제 2 패턴을 포함한다. 광흡수층 및 반도체 기판 사이에는 제 1 반사방지층이 개재되고, 광흡수층 및 광반사층 패턴 사이에는 제 2 반사방지층이 개재된다.
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公开(公告)号：KR1020070019806A
公开(公告)日：2007-02-15
申请号：KR1020050073728
申请日：2005-08-11
Applicant: 삼성전자주식회사
CPC classification number: G01R31/318511 , G01R31/2831 , G01R31/3193
Abstract: 레이저 및 카메라의 캘리브레이션, 및 레이저의 정밀성 및 스폿 크기의 체크를 위한 반도체 설비의 캘리브레이션용 기준 웨이퍼가 제공된다. 본 발명에 따른 기준 웨이퍼는 반도체 기판 상의 광흡수층 및 광흡수층 상의 광반사층 패턴을 포함한다. 광반사층 패턴은 레이저의 정밀도 및 스폿 크기의 체크를 위한 제 1 패턴 및 레이저 및 카메라의 캘리브레이션을 위한 제 2 패턴을 포함한다. 광흡수층 및 반도체 기판 사이에는 제 1 반사방지층이 개재되고, 광흡수층 및 광반사층 패턴 사이에는 제 2 반사방지층이 개재된다.
Abstract translation: 提供了用于校准激光器和相机的参考晶片，以及用于校准半导体设备以检查激光器的精度和光斑尺寸。 根据本发明的参考晶片包括半导体衬底上的光吸收层和光吸收层上的光反射层图案。 光反射层图案包括用于检查激光器的精度和光斑尺寸的第一图案以及用于校准激光器和照相机的第二图案。 在光吸收层和半导体衬底之间插入第一抗反射层，并且在光吸收层和光反射层图案之间插入第二抗反射层。
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公开(公告)号：KR100506979B1
公开(公告)日：2005-08-09
申请号：KR1020030039637
申请日：2003-06-19
Applicant: 삼성전자주식회사
Inventor： 이유미
IPC: G11C7/00
CPC classification number: H03K5/133 , H03K2005/00026 , H03K2005/00156
Abstract: 외부전원전압의 변화 시 지연회로 내에서 지연타임의 변화가 최대로 일어나게 하여 반도체 장치의 맬펑션 동작을 줄이고 반도체 장치의 퍼포먼스를 최적화할 수 있는 반도체 장치가 개시된다. 본 발명에 따라, 입력신호를 지연하기 위하여 단위 딜레이가 복수의 단으로 종속접속된 지연부를 구비한 반도체 장치는, 상기 지연부의 단위 딜레이들중 홀수번째 단위 딜레이들의 전원공급전압 노드마다 각기 연결된 복수의 저항 유닛과; 상기 저항 유닛들중 대응되는 저항유닛과 함께 단위 RC 딜레이를 각기 이루기 위해, 일측노드가 상기 전원공급전압 노드와는 별도로 분리된 제어전압 인가노드에 각기 연결되고 타측노드가 상기 홀수번째 단위 딜레이들의 출력노드에 각기 연결된 복수의 커패시터 유닛을 구비함에 의해 외부전원전압의 변화 시 지연타임의 변화가 최대화된다.
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Patent Agency Ranking
公开(公告)号：KR1020040109986A
公开(公告)日：2004-12-29
申请号：KR1020030039637
申请日：2003-06-19
Applicant: 삼성전자주식회사
Inventor： 이유미
IPC: G11C7/00
CPC classification number: H03K5/133 , H03K2005/00026 , H03K2005/00156
Abstract: PURPOSE: A semiconductor device having a delay circuit with maximum change delay characteristics is provided to reduce the malfunction of the semiconductor device by making a maximum delay time change in the delay circuit during the change of external power supply voltage. CONSTITUTION: A semiconductor device having a delay circuit with maximum change delay characteristics comprises a delay part(10-16) having unit delays cascade connected in plural stages for delaying an input signal; plural resistance units(30,32) connected with each power supply voltage node of odd unit delays among the unit delays of the delay part; plural capacitor units(20,22) of which one node is connected with each control voltage applying node separated from the power supply voltage node, and the other node is connected with each output node of the odd unit delays in order to form RC delay respectively.
Abstract translation: 目的：提供具有最大变化延迟特性的延迟电路的半导体器件，以在外部电源电压变化期间通过在延迟电路中产生最大延迟时间变化来减少半导体器件的故障。 具有最大变化延迟特性的延迟电路的半导体器件包括延迟部分（10-16），具有多级连接的单元延迟，用于延迟输入信号; 与延迟部的单位延迟中的奇数单位延迟的各电源电压节点连接的多个电阻单元（30,32） 多个电容器单元（20,22），其中一个节点与从电源电压节点分离的每个控制电压施加节点连接，另一个节点与奇数单元延迟的每个输出节点相连，以分别形成RC延迟 。
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公开(公告)号：KR1020080035209A
公开(公告)日：2008-04-23
申请号：KR1020060101560
申请日：2006-10-18
Applicant: 삼성전자주식회사
IPC: H01L21/82
CPC classification number: H01L23/5258 , H01L2924/0002 , H01L2924/00
Abstract: A semiconductor device capable of avoiding a bridge of a fuse pattern and a guard ring is provided to avoid a bridge between a part of the fuse pattern and an exposed guard ring in a fuse cutting process by laser blowing by forming a fuse pattern with a step in forming a fuse pattern in a metal interconnection layer so that an interval between the fuse pattern and the guard ring is increased. A semiconductor substrate(110) includes a multilayered metal interconnection layer. A fuse pattern(128) has a trench-type step. A fuse opening(150) exposes the fuse pattern. The fuse opening is formed in at least one interlayer dielectric, and a passivation layer(140) is formed on the uppermost part of the interlayer dielectric. In the at least one interlayer dielectric, a guard ring surrounds the fuse opening. A laser beam can be irradiated to the bottom portion of the fuse pattern with the trench-type step. The fuse opening can expose a part of the guard ring as well as the fuse pattern.
Abstract translation: 提供一种能够避免熔丝图形和保护环的桥的半导体器件，以避免在熔丝切割过程中的熔丝图案的一部分和暴露的保护环之间的桥接通过激光吹制而形成熔丝图案，其中步骤 在金属互连层中形成熔丝图案，使得熔丝图案和保护环之间的间隔增加。 半导体衬底（110）包括多层金属互连层。 熔丝图案（128）具有沟槽型步骤。 保险丝开口（150）暴露熔丝图案。 保险丝开口形成在至少一个层间电介质中，并且钝化层（140）形成在层间电介质的最上部。 在至少一个层间电介质中，保护环围绕保险丝开口。 可以用沟槽型步骤将激光束照射到熔丝图案的底部。 保险丝开口可以暴露保护环的一部分以及保险丝图案。
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公开(公告)号：KR100591760B1
公开(公告)日：2006-06-22
申请号：KR1020040001617
申请日：2004-01-09
Applicant: 삼성전자주식회사
IPC: G11C11/401
CPC classification number: G11C11/40622 , G11C7/1045 , G11C11/406
Abstract: 여기에는 메모리 사이즈가 가변되는 기능을 갖는 반도체 메모리 장치가 개시되어 있다. 어레이는 2
N 개의 메모리 블록들을 포함하며, 행 선택 회로는 리프레쉬 어드레스에 응답하여 상기 메모리 블록들을 선택한다. 특히, 리프레쉬 동작 동안, 상기 행 선택 회로는 상기 리프레쉬 어드레스 중 N개 또는 그 보다 적은 수의 하위 어드레스 비트들에 응답하여 메모리 블록들을 선택하고 상기 리프레쉬 어드레스 중 나머지 어드레스 비트들에 응답하여 상기 선택된 메모리 블록의 워드 라인을 선택한다. 결과적으로, 비록 메모리 사이즈의 변경에 따라 리프레쉬 주기가 가변되더라도, 동일한 위치에 있는 상기 메모리 블록들의 워드 라인들은 상기 리프레쉬 동작 동안 메모리 사이즈의 변경에 관계없이 동일한 주기 (또는 동일한 리프레쉬 사이클 주기)로 선택된다.Abstract translation: 公开了具有改变存储器大小的功能的半导体存储器件。 该数组是2
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公开(公告)号：KR1020050073264A
公开(公告)日：2005-07-13
申请号：KR1020040001617
申请日：2004-01-09
Applicant: 삼성전자주식회사
IPC: G11C11/401
CPC classification number: G11C11/40622 , G11C7/1045 , G11C11/406
Abstract: 여기에는 메모리 사이즈가 가변되는 기능을 갖는 반도체 메모리 장치가 개시되어 있다. 어레이는 2
N 개의 메모리 블록들을 포함하며, 행 선택 회로는 리프레쉬 어드레스에 응답하여 상기 메모리 블록들을 선택한다. 특히, 리프레쉬 동작 동안, 상기 행 선택 회로는 상기 리프레쉬 어드레스 중 N개 또는 그 보다 적은 수의 하위 어드레스 비트들에 응답하여 메모리 블록들을 선택하고 상기 리프레쉬 어드레스 중 나머지 어드레스 비트들에 응답하여 상기 선택된 메모리 블록의 워드 라인을 선택한다. 결과적으로, 비록 메모리 사이즈의 변경에 따라 리프레쉬 주기가 가변되더라도, 동일한 위치에 있는 상기 메모리 블록들의 워드 라인들은 상기 리프레쉬 동작 동안 메모리 사이즈의 변경에 관계없이 동일한 주기 (또는 동일한 리프레쉬 사이클 주기)로 선택된다.-
公开(公告)号：KR100284024B1
公开(公告)日：2001-03-02
申请号：KR1019970035816
申请日：1997-07-29
Applicant: 삼성전자주식회사
IPC: G11C7/06
Abstract: 여기에 개시되는 연산 증폭기 회로에 있어서, 캐스코드 전류 미러는 차동 입력부에 그리고 차동 출력과 제1기준 전위 사이에 전기적으로 연결된다. 캐스코드 전류원은 상기 차동 입력부에 그리고 상기 차동 출력 및 제2기준 전위 사이에 전기적으로 연결된다. 바이어스 회로는 상기 차동 입력부, 상기 캐스코드 전류 미러 및 상기 캐스코드전류원에 연결되며, 제어 신호의 제1천이에 응답하여 상기 캐스코드 전류원 및 상기 차동 입력부를 순차적으로 활성화시킨다.
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