公开(公告)号：KR101383258B1

公开(公告)日：2014-04-08

申请号：KR1020070113509

申请日：2007-11-08

Applicant: 삼성전자주식회사

Inventor： 김기욱 ,  임준혁

IPC: H04B13/02 ,  H04B1/40

CPC classification number: H04M1/7253 ,  H04B13/005 ,  H04M2250/22

Abstract: 본 발명은 이동통신 시스템에서 인체 통신 기능을 제공하기 위한 장치 및 방법에 관한 것으로서, 사람의 인체를 통신 케이블로 사용하는 인체 통신을 통하여 휴대 장치의 정보를 확인하고, 상기 확인한 정보를 이용하여 상기 휴대 장치와의 통신 연결을 수행하는 휴대용 단말기와, 상기 인체 통신을 통하여 상기 휴대용 단말기로 상기 휴대 장치의 정보를 제공하고, 상기 휴대용 단말기의 요청에 따른 통신 연결을 수행하는 상기 휴대 장치를 포함함으로써 기존의 통신 연결 과정인 케이블 연결 과정보다 단순화된 통신 연결 과정을 제공할 수 있다.
인체 통신, 무선 통신, 통신 연결, Body, Human

公开(公告)号：KR1020090027129A

公开(公告)日：2009-03-16

申请号：KR1020070122603

申请日：2007-11-29

Applicant: 삼성전자주식회사

Inventor： 황상윤 ,  이석용 ,  임준혁

IPC: H04L12/28 ,  H04L27/20

CPC classification number: H04L27/0008 ,  H04B1/707 ,  H04L27/2075 ,  H04L27/2082

Abstract: A zigbee communication apparatus and a method for transmission and reception at high speed are provided to support a high transmission rate while maintaining compatibility with a transmission frame of an existing zigbee system. A controller outputs the first control signal controlling high speed transmission and the second control signal controlling normal transmission. When the first control signal is received, the first transmit unit transmits data at high speed. When the second control signal is received, the second transmit unit transmits data at normal speed. The first transmit unit includes a clock unit supplying a clock to operate at high speed.

Abstract translation: 提供了一种Zigbee通信装置和用于高速发送和接收的方法，以支持高传输速率，同时保持与现有ZigBee系统的传输帧的兼容性。 控制器输出控制高速传输的第一控制信号和控制正常传输的第二控制信号。 当接收到第一控制信号时，第一发送单元以高速发送数据。 当接收到第二控制信号时，第二发送单元以正常速度发送数据。 第一发送单元包括提供时钟以高速操作的时钟单元。

公开(公告)号：KR1020050087371A

公开(公告)日：2005-08-31

申请号：KR1020040013138

申请日：2004-02-26

Applicant: 삼성전자주식회사

Inventor： 권윤주 ,  김철진 ,  임준혁 ,  백인권

IPC: H04B7/02

CPC classification number: H04B1/7077 ,  H04B1/7093 ,  H04B1/712 ,  H04B2201/70701

Abstract: 본 발명은 다중 안테나를 사용하는 이동통신 시스템에서 코드 동기 획득 장치 및 방법에 관한 것으로, 특히 송신부와 수신부에 다중 안테나를 사용하는 시스템에서 송신부와 수신부 간의 시분할 파일롯 데이터 전송 방법과 선택적 가중 평균 방법을 이용하여 코드 동기를 향상시키도록 한 다중 안테나를 사용하는 이동통신 시스템에서 코드 동기 획득 장치 및 방법에 관한 것이다.
본 발명의 실시예에 따른 다중 안테나를 사용하는 이동통신 시스템에서 코드 동기 획득 방법은 다중 안테나를 사용하는 송신기로부터 각각의 안테나 마다 송신될 파일럿 신호들에 각각 다른 코드를 할당하고, 상기 할당된 코드로 확산된 파일럿 신호를 수신하여 코드 동기를 획득하는 수신 방법에 있어서, 상기 다중 안테나를 사용하는 수신기에서 상기 각 안테나마다 확산된 파일럿 신호를 수신하는 과정과, 상기 송신기의 각각의 안테나에서 전송된 파일럿 신호들의 전송 지연 예측값과 채널별 정합 필터의 최대치를 출력하는 과정과, 상기 각각의 전송 지연 예측값과 채널별 정합 필터의 최대치로 선택적으로 가중치를 적용하여 새로운 전송 지연 예측값을 계산하고, 상기 계산된 전송 지연 예측값으로 코드 동기를 획득하는 과정을 포함함을 특징으� � 한다.

公开(公告)号：KR100450955B1

公开(公告)日：2004-10-02

申请号：KR1020020003841

申请日：2002-01-23

Applicant: 삼성전자주식회사

Inventor： 임준혁 ,  김철진 ,  권윤주

IPC: H01L27/10

Abstract: PURPOSE: A circuit for preventing a leakage current of a semiconductor device is provided to block a leakage current, to reduce power consumption, and to achieve various applications by controlling input/output protection units of a semiconductor pad as pull-up and pull-down resistors. CONSTITUTION: The semiconductor pad connects an outer input/output signal to an input/output circuit. An input protection unit functions as a pull-up resistor according to a control signal. One side of the input protection unit is connected to the semiconductor pad and the other side of the input protection unit is connected to an inner power supply voltage terminal(Vcc). An output protection unit functions as a pull-down resistor according to a control signal. One side of the output protection unit is connected to the semiconductor pad and the other side of the output protection unit is connected to a ground voltage terminal. A control circuit(200) supplies control signals to the input protection unit and the output protection unit.

Abstract translation: 目的：通过控制半导体衬垫的输入/输出保护单元作为上拉和下拉来提供用于防止半导体器件的泄漏电流的电路以阻止漏电流，降低功耗并实现各种应用 电阻器。 构成：半导体衬垫将外部输入/输出信号连接到输入/输出电路。 输入保护单元根据控制信号用作上拉电阻器。 输入保护单元的一端连接到半导体焊盘，输入保护单元的另一端连接到内部电源电压端（Vcc）。 输出保护单元根据控制信号用作下拉电阻器。 输出保护单元的一侧连接到半导体焊盘，输出保护单元的另一侧连接到接地电压端子。 控制电路（200）将控制信号提供给输入保护单元和输出保护单元。

公开(公告)号：KR1020030069363A

公开(公告)日：2003-08-27

申请号：KR1020020008956

申请日：2002-02-20

Applicant: 삼성전자주식회사

Inventor： 임준혁 ,  김철진 ,  하민웅

IPC: G06F1/26

Abstract: PURPOSE: A circuit for reducing a leakage current of a processor is provided to reduce a current consumption by reducing a leakage current in an electronic device including a processor having a JTAG(Joint Test Action Group) test terminal. CONSTITUTION: In a circuit of an electronic device comprising a processor having a JTAG test terminal, a reset circuit, which processes a reset signal being inputted to the electronic device, is connected to a reset terminal of the processor. The reset circuit connects a resistor(R2) between an initialization test pin(P1) out of the JTAG test terminals included in the processor and a reset pin(P2) of the processor. The resistor(R2) has the same value as a pull up resistor(R1) included at the interior of the JTAG initialization test pin of the processor.

Abstract translation: 目的：提供一种用于降低处理器漏电流的电路，通过减少包括具有JTAG（联合测试动作组）测试终端的处理器的电子设备中的漏电流来减少电流消耗。 构成：在包括具有JTAG测试端子的处理器的电子设备的电路中，处理输入到电子设备的复位信号的复位电路被连接到处理器的复位端。 复位电路将包括在处理器中的JTAG测试端之间的初始化测试引脚（P1）和处理器的复位引脚（P2）之间的电阻（R2）连接起来。 电阻（R2）与处理器JTAG初始化测试引脚内部所包含的上拉电阻（R1）的值相同。

公开(公告)号：KR1020000056798A

公开(公告)日：2000-09-15

申请号：KR1019990006444

申请日：1999-02-26

Applicant: 삼성전자주식회사

Inventor： 임준혁

IPC: H04L25/08

CPC classification number: H04L25/03834

Abstract: PURPOSE: A pulse shaper for high speed digital communication is provided to generate clock signal having duty adjusted as its desired by simply adjusting the resistance value outside. CONSTITUTION: A pulse shaper for high speed digital communication is composed of an edge detector(5), a variable resistance(R), a current supply(20), a signal delay(22) and a RS latch(24). The edge detector(5) is composed of three inverters(10,12,14) and NAND gate(16), detects the edge of data/strobe signal(DATA¬STB) and outputs the detected result as a set signal(PULSE_A) to the signal delay(22) and the RS latch(24). The variable resistance(R) has a resistance value which is varied outside. The current supply(20) is composed of PMOS transistors(MP1-MP2) and provides the current corresponding to the resistance value. The signal delay(22) is composed of PMOS transistors(MP3-MP8) and NMOS transistors(MN1-MN7), delays the set signal(PULSE_A) biased by the current supplied from the current supply(20) and outputs the delayed result as a reset signal(PULSE_B) to the RS latch(24). The RS latch(24) is composed of NAND gates(30,32), is set in response to the set signal(PULSE_A), is reset in response to the reset signal(PULSE_B) and outputs the latched result as a clock signal.

Abstract translation: 目的：提供用于高速数字通信的脉冲整形器，通过简单地调整外部的电阻值来产生调节为正常工作的时钟信号。 构成：用于高速数字通信的脉冲整形器由边缘检测器（5），可变电阻（R），电流源（20），信号延迟（22）和RS锁存器（24）组成。 边缘检测器（5）由三个反相器（10,12,14）和与非门（16）组成，检测数据/选通信号（DATA -STB）的边沿，并将检测结果作为设置信号（PULSE_A）输出， 到信号延迟（22）和RS锁存器（24）。 可变电阻（R）具有在外部变化的电阻值。 电流源（20）由PMOS晶体管（MP1-MP2）组成，并提供对应于电阻值的电流。 信号延迟（22）由PMOS晶体管（MP3-MP8）和NMOS晶体管（MN1-MN7）组成，延迟由电流源（20）提供的电流偏置的置位信号（PULSE_A），并将延迟结果作为 到RS锁存器（24）的复位信号（PULSE_B）。 响应于设定信号（PULSE_A）设置的NAND门（30,32）构成的RS锁存器（24）根据复位信号（PULSE_B）被复位，并将锁存结果作为时钟信号输出。

公开(公告)号：KR1020000007682A

公开(公告)日：2000-02-07

申请号：KR1019980027135

申请日：1998-07-06

Applicant: 삼성전자주식회사

Inventor： 임준혁

IPC: H03K19/086

Abstract: PURPOSE: A differential electric current driver having a differential mode voltage compensation function is provided to compensate the differential mode voltage by feeding back a common mode voltage in the electric current driver of a differential structure. CONSTITUTION: The differential electric current driver includes; a differential electric current driving unit(200) comprised of CMOS switches consisted of PMOS transistors (MP21,MP22) and NMOS transistors(MN21,MN22), PMOS transistors(MP23,MP24) as an electric current source and NMOS transistors(MN21,MN22) as an electric current sink; a differential mode voltage returning unit(220) consisted of resistances(R21,R22); a profit regulation/level shifter(230); an electric current compensation unit(240).

Abstract translation: 目的：提供具有差分电压补偿功能的差分电流驱动器，通过在差分结构的电流驱动器中反馈共模电压来补偿差模电压。 构成：差动电流驱动器包括： 由MOS晶体管（MP21，MP22）和NMOS晶体管（MN21，MN22）构成的差分电流驱动单元（200），作为电流源的PMOS晶体管（MP23，MP24）和NMOS晶体管（MN21，MN22 ）作为电流吸收器; 由电阻（R21，R22）构成的差动模式电压返回单元（220） 利润调节/水平移位器（230）; 电流补偿单元（240）。

公开(公告)号：KR100174707B1

公开(公告)日：1999-04-01

申请号：KR1019960006638

申请日：1996-03-13

Applicant: 삼성전자주식회사

Inventor： 임준혁

IPC: G06F1/04

Abstract: 본 발명은 프로그램이 가능하고 최소 지터(Jitter)를 갖는 클럭 발생기에 관한 것으로, 마스터 클럭의 라이징 에지(Rising Edge0에서 카운트하여 주기적으로 카운팅 클럭이 입력을 제한하는 클럭 제한부(6), 상기 클럭 제한부(6) 카운팅 클럭 제한에 따라 상기 마스터 클럭의 폴링 에지(Falling Edge)에서 카운팅하여 원하는 클럭의 반주기와 한주기마다 제 1 및 제 2리세트 신호(B, C)를 출력하는 리세트 신호 발생부(7), 및 상기 클럭 제한부 (6)로부터 출력되는 신호(A)에 따라 인에이블되고 상기 리세트 신호 발생부(7)로부터 출력되는 제 1 및 제 2 리세트 신호(B, C)에 따라 원하는 클럭을 발생하는 클럭 발생부(5)로 구성된다.
따라서 본 발명은 마스터 클럭을 카운트하거나 분주해도 원하는 클럭의 주파수로 떨어지지 않는 경우 주기적으로 카운터의 카운팅 동작 및 클럭 입력을 제한하여 원하는 여러 가지 클럭을 얻을 수 있도록 하고 지터를 최소화하는 효과가 있다.

公开(公告)号：KR1019980082914A

公开(公告)日：1998-12-05

申请号：KR1019970018020

申请日：1997-05-09

Applicant: 삼성전자주식회사

Inventor： 임준혁

IPC: H04N5/21

Abstract: 본 발명은 데이터 송신 선로 상에서 감쇠된 송신단으로 부터의 신호를 보상해 주는 선로 등화기의 동작 완료 상태를 표시하기 위한 등화기 동작 완료 상태 표시 시스템에 관한 것으로, 등화기 동작 완료 상태 표시 시스템은, 외부로부터 피크 신호를 입력받고, 이를 제 1 및 제 2 기준 전압 신호(Vref1, Vref2)와 비교하여 피크 검출 신호를 출력하는 수단과, 외부로부터 데이터 비율 정보 및 제 1 클럭 신호를 입력받아 피크 리셋 신호 및 제 2 클럭 신호를 출력하는 수단과, 상기 피크 검출 신호를 입력받아 저장하고, 상기 제 2 클럭 신호에 응답하여 상기 피크 검출 신호를 출력하는 수단을 포함한다. 이와 같은 시스템에 의해서, 선로 등화기의 동작 완료 상태 및 신호 단절 상태를 확인할 수 있으며, 따라서, 선로 등화기의 동작 중 또는 신호 단절 상태에서 데이터를 검출하는 것에 따른 데이터 오류를 방지할 수 있다.

公开(公告)号：KR100154846B1

公开(公告)日：1998-11-16

申请号：KR1019950047989

申请日：1995-12-08

Applicant: 삼성전자주식회사

Inventor： 임준혁

IPC: H04L29/00

Abstract: 이 발명은 로그 스케일 감쇠량 검출회로에 관한 것으로서, 더욱 상세하게 말하자면, 일정수의 증폭기를 사용하여 아나로그 신호의 적은 감쇠량도 검출하여 디지탈 데이타로 표시할 수 있는 로그 스케일 감쇠량 검출회로에 관한 것이다.
최초의 아나로그 입력은 주기성 파형이기 때문에 피크 검출 회로(1)를 통하여 아나로그 기준 전압의 양극 부분으로 구성된 평평한 직류성 신호로 바뀌어진다.
상기 직류성 신호는 최초에 증폭 회로(2)의 증폭기를 거치지 않고 스위칭 회로(3)를 통해 비교 회로(4)로 입력된다. 즉 최초 입력 신호는 M개로 나뉘어진 비교 회로(4)에서 최하위 레벨 비교기의 출력값이 0이 되면 스위치는 최초 아나로그 신호에 M배에 해당하는 만큼 증폭을 하고, 상기 증폭된 값이 비교 회로(4)의 다음 입력값이 된다. 만약 증폭 회로(2)의 증폭기가 N개라면 분별할 수 있는 가장 작은 값은 입력 신호의 -20logM
N+1 데시벨이 되고, N번까지 반복하여 얻을 수 있다. 그리고 플래시형 아나로그 디지탈 변환기와는 다르게 비교기의 출력이 바로 매핑되는 것이 아니라 [M×(N＋1)－N]개로 분해됨으로 이에 맞는 디지탈 비트수로 매핑된다. 따라서, 필요한 비교기의 수도 2
N -1개가 아닌 M-1개가 된다. 결국, 비교기의 수는 지수적으로 증가하는 것이 아니라, 곱셈기와 연관하여 적당한 수로 조절할 수 있는 것이다.