公开(公告)号：KR1020070000856A

公开(公告)日：2007-01-03

申请号：KR1020050056500

申请日：2005-06-28

Applicant: 삼성전자주식회사

Inventor： 정한균 ,  김치욱

IPC: G11C5/14

CPC classification number: G05F3/205

Abstract: A substrate bias voltage generating circuit in a semiconductor memory device is provided to achieve rapid voltage stabilization by using an inverter type detector during a power-up period, and to maintain a stable substrate bias voltage insensitive to the variation by using a differential amplifier type detector during an actual operation period. A charge pump(810) generates a substrate bias voltage in response to a clock signal. A first detector(830) detects whether the substrate bias voltage reaches a target voltage. A second detector(840) detects whether the substrate bias voltage reaches the target voltage. A driver(850) generates the clock signal in response to an output from one of the first and second detectors. The first detector is an inverter type, and the second inverter is a differential amplifier type. The first and second detectors operate complementarily to each other.

Abstract translation: 提供半导体存储器件中的衬底偏置电压产生电路，以在上电期间通过使用逆变器型检测器来实现快速的电压稳定，并且通过使用差分放大器型检测器来保持对变化不敏感的稳定的衬底偏置电压 在实际操作期间。 电荷泵（810）响应于时钟信号产生衬底偏置电压。 第一检测器（830）检测衬底偏置电压是否达到目标电压。 第二检测器（840）检测衬底偏置电压是否达到目标电压。 驱动器（850）响应于来自第一和第二检测器之一的输出而产生时钟信号。 第一个检测器是逆变器类型，第二个反相器是差分放大器类型。 第一和第二检测器彼此互补地操作。

公开(公告)号：KR1020060125091A

公开(公告)日：2006-12-06

申请号：KR1020050046912

申请日：2005-06-01

Applicant: 삼성전자주식회사

Inventor： 조재헌 ,  김상호 ,  오윤제 ,  윤종호 ,  정한균

IPC: H04L12/851

CPC classification number: H04L12/52 ,  H04L49/351

Abstract: A residential Ethernet node apparatus for strictly following a starting point of a superframe and a frame processing method thereof are provided to effectively transmit asynchronous frames transmitted from plural asynchronous apparatuses, thereby reducing a waste of a bandwidth. A residential Ethernet node apparatus for strictly following a starting point of a superframe comprises the followings: a synchronous queue(501) for receiving and temporarily storing synchronous data, in order to transmit the synchronous data after inserting the synchronous data into a transmission cycle; a parser(502) for receiving asynchronous frames(511,512,513,521,522,523) from the outside, parsing and respectively dividing the asynchronous frames according to characteristics of the inputted asynchronous frames before transmitting the divided asynchronous frames; plural asynchronous queues(503,504) for separately storing the asynchronous frames which are divided through the parser and have the same characteristics; a scheduler(505) for successively receiving the asynchronous frames from the plural asynchronous queues, and transmitting the received asynchronous frames according to whether its transmission is possible or not; and a multiplexer(506) which receives a synchronous frame and an asynchronous frame from the synchronous queue and the scheduler and transmits the synchronous frame and asynchronous frame in a form of a transmission cycle while strictly maintaining the starting point of the superframe.

Abstract translation: 提供一种用于严格遵循超帧起点的住宅以太网节点装置及其帧处理方法，以有效地发送从多个异步装置发送的异步帧，从而减少带宽的浪费。 一种用于严格遵循超帧起点的住宅以太网节点装置包括：用于接收和临时存储同步数据的同步队列（501），以便在将同步数据插入到传输周期之后发送同步数据; 用于从外部接收异步帧（511,512,513,521,522,523）的解析器（502），在发送所述划分的异步帧之前，根据所输入的异步帧的特性对所述异步帧进行解析和分别; 多个异步队列（503,504），用于分别存储通过解析器划分并具有相同特征的异步帧; 调度器（505），用于从所述多个异步队列中连续地接收所述异步帧，并根据传输是否可能发送所接收的异步帧; 以及多路复用器（506），其从所述同步队列和所述调度器接收同步帧和异步帧，并且以严格保持所述超帧的起始点的形式发送所述同步帧和异步帧。

公开(公告)号：KR100748555B1

公开(公告)日：2007-08-10

申请号：KR1020050056500

申请日：2005-06-28

Applicant: 삼성전자주식회사

Inventor： 정한균 ,  김치욱

IPC: G11C5/14

CPC classification number: G05F3/205

Abstract: 여기에 제공되는 반도체 메모리 장치의 기판 바이어스 전압 발생 회로는 클록 신호에 응답하여 기판 바이어스 전압을 발생하는 전하 펌프와; 상기 기판 바이어스 전압이 목표 전압에 도달하였는 지의 여부를 검출하는 제 1 검출기와; 상기 기판 바이어스 전압이 상기 목표 전압에 도달하였는 지의 여부를 검출하는 제 2 검출기와; 그리고 상기 제 1 및 제 2 검출기들 중 어느 하나로부터 출력에 응답하여 상기 클록 신호를 발생하는 구동기를 포함하며, 상기 제 1 검출기는 인버터 형태를 갖고 상기 제 2 검출기는 차동 증폭기 형태를 갖되, 상기 제 1 및 제 2 검출기들은 서로 상보적으로 동작한다.

公开(公告)号：KR101119300B1

公开(公告)日：2012-03-15

申请号：KR1020050046912

申请日：2005-06-01

Applicant: 삼성전자주식회사

Inventor： 조재헌 ,  김상호 ,  오윤제 ,  윤종호 ,  정한균

IPC: H04L12/851

CPC classification number: H04L12/52 ,  H04L49/351

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 이더넷을 이용하여 실시간 서비스와 비실시간 서비스를 효율적으로 동시에 제공할 수 있는 Residential 이더넷에 관련된 것으로 특히 Residential 이더넷의 슈퍼프레임의 시작을 엄격하게 보장하기 위한 방법임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 슈퍼 프레임의 시작을 엄격히 지키기 위한 홀드 방법에서 다수의 비동기식 장치로부터 전달된 비동기식 프레임들을 효과적으로 전송하여 대역폭의 낭비를 줄이기 위한 Residential 이더넷 노드 장치 및 그 프레임 처리 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결 방법의 요지
본 발명은, 슈퍼 프레임의 시작을 엄격히 지키는 Residential 이더넷 노드 장치에 있어서, 동기(Sync) 데이터를 입력받아 이를 하나의 전송 사이클에 포함시켜 전송하기 위하여 임시 저장하는 동기식 큐(Sync Queue); 외부로부터 비동기식 프레임을 전달받아 이를 파싱하고, 입력된 비동기식 프레임의 특성에 따라 각각 나누어 전달하는 파서(Parser); 상기 파서를 통해 나누어진 동일한 특성를 가지는 비동기식 프레임들을 각각 분리하여 저장하기 위한 다수의 비동기식 큐; 상기 다수의 비동기식 큐로부터 각각 순차적으로 비동기식 프레임을 입력받아 전송 가능 여부에 따라 전달하는 스케줄러; 및 상기 동기식 큐와 상기 스케줄러로부터 동기식 프레임 과 비동기식 프레임을 전달받아 슈퍼 프레임의 시작을 엄격히 지켜 하나의 전송 사이클로 구성하여 전달하는 다중화기를 포함함.
4. 발명의 중요한 용도
본 발명은 Residential 이더넷 시스템 등에 이용됨.
Residential 이더넷, 홀드 방법, 슈퍼 프레임

公开(公告)号：KR100855961B1

公开(公告)日：2008-09-02

申请号：KR1020060071568

申请日：2006-07-28

Applicant: 삼성전자주식회사

Inventor： 정한균 ,  고승범 ,  허낙원

IPC: G11C29/00

CPC classification number: G11C29/846 ,  G11C29/81

Abstract: 데이터 리던던시 메모리 셀 어레이와 로컬 리던던시 메모리 셀 어레이를 모두 구비하는 반도체 메모리 장치 및 상기 반도체 메모리 장치의 리던던시 방법이 개시된다. 본 발명에 따른 반도체 메모리 장치는 복수개의 노멀 메모리 블록들, 적어도 하나 이상의 데이터 라인 리던던시 메모리 블록 및 리던던시 제어부를 구비한다. 복수개의 노멀 메모리 블록들은 노멀 메모리 셀 어레이 및 상기 노멀 메모리 셀 어레이에서 발생한 결함을 칼럼 단위로 대체하는 로컬 리던던시 메모리 셀 어레이를 각각 구비한다. 적어도 하나 이상의 데이터 라인 리던던시 메모리 블록은 상기 복수개의 노멀 메모리 셀 블록들의 상기 노멀 메모리 셀 어레이들에서 발생한 결함을 칼럼 단위로 대체하는 데이터 리던던시 메모리 셀 어레이를 각각 구비한다. 리던던시 제어부는 상기 하나의 노멀 메모리 셀 어레이에 포함되는 적어도 2개 이상의 칼럼들에서 결함이 발생한 경우, 일부 칼럼은 상기 데이터 라인 리던던시 메모리 셀 어레이의 칼럼으로 대체하고 다른 일부 칼럼은 상기 로컬 리던던시 메모리 셀 어레이의 칼럼으로 대체한다.

公开(公告)号：KR100800810B1

公开(公告)日：2008-02-01

申请号：KR1020060060848

申请日：2006-06-30

Applicant: 삼성전자주식회사

Inventor： 조재헌 ,  황성택 ,  윤종호 ,  오윤제 ,  김훈 ,  정한균

IPC: H04L29/06 ,  H04B7/26 ,  H04L12/28

CPC classification number: H04W8/26 ,  H04W4/00 ,  H04W8/005 ,  H04W40/246 ,  H04W40/36 ,  H04W80/04 ,  H04W88/08

Abstract: 본 발명은 브리지형 휴대 인터넷 시스템에 있어서, 전체적으로 메시(mesh) 구조로 연결되어 코어 네트워크를 형성하며, 2계층 스위치로 구성되는 다수의 에지 브리지와, 다수의 에지 브리지 중 하나와 연결되어 서비스 범위내의 MN(Mobile Node)에 휴대 인터넷 서비스를 제공하는 다수의 RAS(Radio Access Station)와, 네트워크 구성 요소들의 이웃 탐색(neighbor discovery)을 지원하며 구성 요소들의 구성 정보를 관리하는 NDS(Neighbor Discovery Server)를 포함하며, 다수의 에지 브리지는 NDS로부터 구성 정보를 참조하여, 해당 RAS를 통해 자신에게 연결된 MN이 전송한 MAC(Media Access Control) 프레임의 목적지를 확인하여 해당 CN이 연결된 에지 브리지의 MAC 주소로 해당 MAC 프레임을 맥인맥 인캡슐레이션(MAC in MAC encapsulation)하여 전송하며, 자신의 MAC 주소를 목적지로 하는 맥인맥 인캡슐레이션된 프레임을 수신하면 외부 MAC(outer MAC) 주소를 제거하고 원래의 MAC 프레임을 해당 MN으로 전달한다.
휴대, 인터넷, 브리지, 핸드오버, 이더넷

公开(公告)号：KR1020080010896A

公开(公告)日：2008-01-31

申请号：KR1020060071568

申请日：2006-07-28

Applicant: 삼성전자주식회사

Inventor： 정한균 ,  고승범 ,  허낙원

IPC: G11C29/00

CPC classification number: G11C29/846 ,  G11C29/81

Abstract: A semiconductor memory device comprising a data redundancy memory cell array and a local redundancy memory cell array and a redundancy method thereof are provided to perform redundancy operation by using both the data redundancy memory cell array and the local redundancy memory cell array together. A plurality of normal memory blocks(110-1-110-4) comprises a normal memory cell array and a local redundancy memory cell array replacing defect generated in the normal memory cell array in the unit of column. At least one data line redundancy memory block comprises a data redundancy memory cell array replacing defects generated in the normal memory cell arrays of the plurality of normal memory cell blocks in the unit of column. A redundancy control part controls to replace partial defects with columns of the data line redundancy memory cell and to replace the other partial defects with columns of the local redundancy memory cell array when at least two columns included in one normal memory cell array have defects.

Abstract translation: 提供包括数据冗余存储单元阵列和本地冗余存储单元阵列及其冗余方法的半导体存储器件，以通过同时使用数据冗余存储单元阵列和局部冗余存储单元阵列来执行冗余操作。 多个正常存储器块（110-1-110-4）包括以列为单位代替在正常存储单元阵列中产生的缺陷的正常存储单元阵列和局部冗余存储单元阵列。 至少一个数据线冗余存储块包括以列为单位代替在多个正常存储单元块的正常存储单元阵列中产生的缺陷的数据冗余存储单元阵列。 冗余控制部分控制在数据线冗余存储单元的列中替换部分缺陷，并且当包括在一个正常存储单元阵列中的至少两列具有缺陷时，用本地冗余存储单元阵列的列代替其它部分缺陷。

公开(公告)号：KR1020080002182A

公开(公告)日：2008-01-04

申请号：KR1020060060848

申请日：2006-06-30

Applicant: 삼성전자주식회사

Inventor： 조재헌 ,  황성택 ,  윤종호 ,  오윤제 ,  김훈 ,  정한균

IPC: H04L29/06 ,  H04B7/26 ,  H04L12/28

CPC classification number: H04W8/26 ,  H04W4/00 ,  H04W8/005 ,  H04W40/246 ,  H04W40/36 ,  H04W80/04 ,  H04W88/08

Abstract: A bridge-based wireless internet system and a signaling method thereof are provided to use an efficient hand-over process by performing a simple signaling process using two-layer bridge at a wireless edge network. A bridge-based wireless internet system includes a plurality of edge bridges, a plurality of RASs(Radio Access Station), and an NDS(Neighbor Discovery Server). The edge bridges are connected to each other with a mesh structure, form a core network, and includes two-layer switch. The RASs are connected to one of the edge bridges, and provides a mobile internet service to an MN(Mobile Node) within a service range. The NDS supports a neighbor discovery of components of the network, and manages configuration information of the components. The edge bridges maintain an optimum path through a predetermined routing protocol. The edge bridges check a target destination of an MAC(Media Access Control) frame transmitted by the MN connected through the RAS. The edge brides perform and transmit an MAC in MAC encapsulation for the MAC frame as the MAC address of the edge bridge connected to the CN. If the MAC in MAC encapsulation frame having own MAC address as the target destination is received, the edge brides perform an MAC in MAC decapsulation, remove an outer MAC address, and transmits an original MAC frame to a corresponding MN.

Abstract translation: 提供了一种基于桥接的无线因特网系统及其信令方法，以便通过在无线边缘网络处使用双层网桥执行简单的信令处理来使用有效的切换过程。 基于桥的无线因特网系统包括多个边缘网桥，多个RAS（无线电接入站）和NDS（邻居发现服务器）。 边缘网桥通过网格结构相互连接形成核心网络，并包括双层交换机。 RAS连接到边缘网桥之一，并且在服务范围内向MN（移动节点）提供移动因特网服务。 NDS支持对网络组件的邻居发现，并管理组件的配置信息。 边缘网桥通过预定的路由协议维持最佳路径。 边缘网桥检查通过RAS连接的MN发送的MAC（媒体访问控制）帧的目标目的地。 边缘新娘在MAC帧的MAC封装中执行并发送MAC作为连接到CN的边缘网桥的MAC地址。 如果接收到具有自己的MAC地址作为目标目的地的MAC封装帧中的MAC，则边缘新娘在MAC解封装中执行MAC，去除外部MAC地址，并将原始MAC帧发送到对应的MN。

公开(公告)号：KR100699406B1

公开(公告)日：2007-03-23

申请号：KR1020060006919

申请日：2006-01-23

Applicant: 삼성전자주식회사

Inventor： 정한균 ,  고승범

IPC: G11C11/4063 ,  G11C11/409

CPC classification number: G11C7/22 ,  G11C11/4076 ,  G11C11/4096 ,  G11C7/12 ,  G11C11/4094

Abstract: A method and circuit for controlling a write recovery time in a semiconductor memory device are provided to minimize a clock noise by restricting an enable period of a control signal within a substantial recovery period. A circuit for controlling a write recovery time in a semiconductor memory device includes a start signal generator(110), a counter(120), an end signal generator(130), and a control signal generator(140). The start time generator generates a write recovery start signal corresponding to an input timing of last data, which is delayed from an automatic precharge write command input timing. The counter is enabled by a write recovery time control signal and counts a clock signal. The end time generator combines outputs signals of the counter and generates a write recovery time end signal. The control signal generator generates the write recovery time control signal, whose enable period is determined in response to the start and end signals.

Abstract translation: 提供一种用于控制半导体存储器件中的写恢复时间的方法和电路，用于通过将控制信号的使能周期限制在实质的恢复周期内来最小化时钟噪声。 一种用于控制半导体存储器件中的写恢复时间的电路，包括起始信号发生器（110），计数器（120），结束信号发生器（130）和控制信号发生器（140）。 起始时间发生器产生与从自动预充电写入命令输入定时延迟的最后数据的输入定时相对应的写恢复开始信号。 计数器由写恢复时间控制信号使能，并对时钟信号进行计数。 结束时间发生器组合计数器的输出信号并产生写恢复时间结束信号。 控制信号发生器产生写恢复时间控制信号，其响应于起始和结束信号确定其使能周期。

公开(公告)号：KR1020080007940A

公开(公告)日：2008-01-23

申请号：KR1020060067205

申请日：2006-07-19

Applicant: 삼성전자주식회사

Inventor： 정한균 ,  고승범

IPC: G11C7/10 ,  G11C7/06 ,  G11C8/12

Abstract: A semiconductor memory device with split bank structure and a data input/output method thereof are provided to improve performance of the semiconductor memory device by changing bank structure and arrangement of an I/O sense amplifier of the semiconductor memory device. A memory bank(210) comprises a first sub-bank(220) and a second sub-bank(225). An internal input/output sense amplifier part(230) is located between the first sub-bank and the second sub-bank. An external input/output sense amplifier part(240) is located on the opposite side of the internal input/output sense amplifier of the second sub-bank. A plurality of first input/output lines(250) connects the internal input/output sense amplifier part and memory cells in the first sub-bank. A plurality of second input/output lines(291) connects the internal input/output sense amplifier part and memory cells in the second sub-bank. A plurality of third input/output lines(260) connects the internal input/output sense amplifier part and the external input/output sense amplifier part. The data of the memory cell in the first sub-bank is transmitted to the internal input/output sense amplifier part through the first input/output line, and is transmitted to the external input/output sense amplifier part through the third input/output line.

Abstract translation: 提供具有分割组结构及其数据输入/输出方法的半导体存储器件，以通过改变半导体存储器件的I / O读出放大器的存储体结构和排列来提高半导体存储器件的性能。 存储体（210）包括第一子库（220）和第二子库（225）。 内部输入/输出读出放大器部分（230）位于第一子行和第二子行之间。 外部输入/输出读出放大器部分（240）位于第二子库的内部输入/输出读出放大器的相对侧。 多个第一输入/输出线（250）连接第一子组中的内部输入/输出读出放大器部分和存储单元。 多个第二输入/输出线（291）连接第二子行中的内部输入/输出读出放大器部分和存储单元。 多个第三输入/输出线（260）连接内部输入/输出读出放大器部分和外部输入/输出读出放大器部分。 第一子库中的存储单元的数据通过第一输入/输出线传送到内部输入/输出读出放大器部分，并通过第三输入/输出线传输到外部输入/输出读出放大器部分 。