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公开(公告)号：KR1019950003020B1
公开(公告)日：1995-03-29
申请号：KR1019920007038
申请日：1992-04-25
Applicant: 삼성전자주식회사
IPC: H03M7/00
Abstract: The adaptive delta modulating circuit includes; a comparator for comparing an analog signal with a feed back signal and for generating a digital signal; a step size controller including an analogy bit detector responding to a first signal, which is for receiving a data signal; a control circuit responding to second, third and fourth signals; a first adder for adding the output signal of the control circuit; a second adder for adding the output signal to the output signal of the first adder; a latch for temporarily storing the output signals of the first and second adders; a first register for storing the output signal of the latch in response to the fourth signal; a second register for storing the output signal of the latch in response to the second signal; and a third register for storing the output signal of the latch in response to a sixth signal; and a digital/analog converter for converting the digital signal controlled by the step size controller to an analog signal.
Abstract translation: 自适应增量调制电路包括： 用于将模拟信号与反馈信号进行比较并用于产生数字信号的比较器; 步长控制器，包括响应于用于接收数据信号的第一信号的类比位检测器; 响应于第二，第三和第四信号的控制电路; 第一加法器，用于将控制电路的输出信号相加; 第二加法器，用于将输出信号与第一加法器的输出信号相加; 用于临时存储第一和第二加法器的输出信号的锁存器; 第一寄存器，用于响应于第四信号存储锁存器的输出信号; 第二寄存器，用于响应于第二信号存储锁存器的输出信号; 以及第三寄存器，用于响应于第六信号来存储所述锁存器的输出信号; 以及数字/模拟转换器，用于将由步长控制器控制的数字信号转换为模拟信号。
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公开(公告)号：KR100191267B1
公开(公告)日：1999-06-15
申请号：KR1019960002202
申请日：1996-01-31
Applicant: 삼성전자주식회사
Inventor： 조근래
IPC: H03B7/00
Abstract: 본 발명은 출력 정전보호수단에 정전기의 양을 감소시켜 주기 위한 수단을 부가하여 출력인버터가 정전기에 대하여 완벽하게 보호되는 발진회로에 관한 것이다.
본 발명의 발진회로는 수정발진기의 입력핀에 인가되는 신호를 입력하여 소정의 내부 클럭신호를 출력하기 위한 다수의 인버터와, 수정발진기의 입력핀에 인가되는 정전기를 전원전압 또는 접지전압으로 패스시켜 인버터를 보호하기 위한 입력 정전보호수단과, 수정발진기의 출력핀에 인가되는 정전기를 바이패스시켜 주기 위한 바이패스수단과, 상기 바이패스수단과 출력 인버터의 출력단사이에 연결된 정전기감소수단으로 구성된 출력 정전보호수단으로 이루어졌다.-
公开(公告)号：KR1019990031076A
公开(公告)日：1999-05-06
申请号：KR1019970051636
申请日：1997-10-08
Applicant: 삼성전자주식회사
Inventor： 조근래
IPC: H03K5/00
Abstract: 본 발명은 단일 펄스 발생 회로에 관한 것으로서, 더 구체적으로는 클럭의 주기에 상관없이 펄스 신호를 인가받을 때, 단일 펄스 신호를 발생하는 단일 펄스 발생 회로에 관한 것으로서, 외부로부터 인가되는 제 1 펄스 신호와 초기화 신호에 응답하여 발생되는 재 2 펄스 신호를 인가 받고, 상기 제 1 펄스 신호보다 폭이 연장된 펄스 신호를 저장하는 래치부와; 상기 폭이 연장된 펄스 신호를 인가 받고, 외부로부터 인가된 클럭 신호에 응답하여 제 3 펄스 신호를 발생하는 제 1 플립플롭과; 상기 제 3 펄스 신호를 인가 받고, 상기 클럭 신호에 응답하여 제 2 펄스 신호와 제 2 반전 펄스 신호를 발생하는 제 2 플립플롭과; 상기 제 3 펄스 신호와 제 2 반전 펄스 신호를 조합하여 단일 펄스 신호를 출력하는 조합부를 포함한다.
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Patent Agency Ranking
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公开(公告)号：KR1019930022738A
公开(公告)日：1993-11-24
申请号：KR1019920007038
申请日：1992-04-25
Applicant: 삼성전자주식회사
IPC: H03M7/00
Abstract: 본 발명은 델타 변조회로를 공급한다.
그 회로는 아날로그 신호와 궤환되는 신호를 입력하여 크기를 비교하여 부호화된 디지탈 신호를 출력하는 비교기; 상기 비교기로부터의 1비트 출력신호를 입력하여 스텝크기를 조정하는 스텝크기 조정회로; 및 상기 스텝크기 조정회로로 부터의 조정된 신호를 입력하여 아날로그 신호로 변환하는 디지탈 아날로그 변환기로 구성된 것을 특징으로 한다. 따라서 가변적인 델타 변조회로의 신뢰성을 향상시킬 수 있다.-
公开(公告)号：KR1019970077997A
公开(公告)日：1997-12-12
申请号：KR1019960014671
申请日：1996-05-06
Applicant: 삼성전자주식회사
Inventor： 조근래
IPC: H03K5/14
Abstract: 본 발명은 2위상 논 오버랩핑(2-Phase Non-Overlapping) 클럭을 발생하는 2위상 논 오버랩핑 클럭 발생기에 관한 것으로, 소요되는 소자의 수를 줄이기 위한 것이다.
본 발명은 2위상 논 오버랩핑 클럭의 논 오버랩핑 마진에 따라 값을 결정하는 캐패시터를 지연소자로 이용하여 2위상 논 오버랩핑 클럭을 발생한다.
따라서 본 발명은 구성 소자의 수가 줄어들고, 지연 체인의 상태와 이를 구성하는 각 인버터의 트랜지스터의 크기도 조정해야 하는 종래의 기술에 비해 캐패시터의 값과 인버터의 임계 전압만을 제어하면 되므로 간단하게 구현할 수 있는 효과가 있다.-
公开(公告)号：KR1019930009436B1
公开(公告)日：1993-10-04
申请号：KR1019910024602
申请日：1991-12-27
Applicant: 삼성전자주식회사
IPC: H03M7/00
CPC classification number: H03M3/042 , H03M7/3002
Abstract: This system compresses each of sampled three continual signals converted from analogue to digital, compute extreme values and the distance of the values, decide a step size by dividing the computed value and the difference of continual two extreme values, and rebuild playback signals by using preceding values. Thus the compressed data with rebuilding original signals is obtained completely to decrease storage memory dissipation and increase data transmittion capacity on network systems.
Abstract translation: 该系统压缩从模拟到数字转换的每个采样的三个连续信号，计算极值和值的距离，通过划分计算值和连续两个极值的差来确定步长，并通过使用前一个重建信号来重建播放信号 值。 因此，完全获得具有重建原始信号的压缩数据，以减少存储器耗散并增加网络系统上的数据传输容量。
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