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公开(公告)号：KR1019970031350A
公开(公告)日：1997-06-26
申请号：KR1019950039609
申请日：1995-11-03
Applicant: 삼성전자주식회사
IPC: H03K21/00
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
카운터
2. 발명이 해결하려고 하는 기술적 과제
카운터를 데스트할 시 테스트 시간을 단축한다.
3. 발명의 해결 방법의 요지
M*N 비트 카운터가, M비트 단위의 제1카운터-제N카운터와, 데스트모드신호 입력시 테스트 로드펄스를 발생하는 수단을 구비하며 출력단이 제1카운터-제N카운터의 로드단자에 병렬연결되어 노말 로드펄스 또는 테스트 로드펄스 발생시 제1카운터-제N카운터의 로드신호로 인가하는 수단과, 데스트모드신호를 입력하며 전단 카운터의 오버플로우신호 수신시 트리거되는 테스트인에이블신호를 발생하는 수단을 구비하며 출력단이 다음단 카운터의 인에이블단자에 연결되어 오버플로우신호 및 데스트인에이블신호 발생시 다음단 카운터를 인에이블시키는 수단들로 구성되어, 테스트모드시 선행하는 카운터의 카운트 종료시 다음단의 카운터가 인에이블되어 카운트를 개시하는 방법으로 제1카운터에서 제N카운터 까지 순차적으로 구동되어 2
M ×N회의 클럭 로 테스트를 완료하여 카운터 테스트 시간을 단축한다.
4. 발명의 중요한 용도
다수의 카운터 모듈들로 이루어지는 카운터를 테스트할 시 각 모듈들을 순차적으로 인에이블시키면서 카운트 동작을 수행시켜 테스트 시간을 대폭 단축한다.-
公开(公告)号：KR1019960011763A
公开(公告)日：1996-04-20
申请号：KR1019940023124
申请日：1994-09-14
Applicant: 삼성전자주식회사
IPC: H04N5/44
Abstract: 본 발명은 중앙처리장치(CPU)가 화면용 메모리를 억세스하는 동안 화면용으로 설정된 메모리 공간이외의 잔여공간을 연속적인 공간으로 활용할 수 있도록 상기 화면용 메모리를 다수개의 2차원 선형공간으로 구성하기 위한 화면용 메모리 제어장치 및 메모리 맵 구조에 관한 것으로, 본 발명의 메보리 맵 구조를 형성하기 위한 메모리 제어장치는 CPU의 쎄그먼트 포인터의 기저 어드레스를 기록하기 위한 쎄그먼트 개시 어드레스 레지스터, CPU의 쎄그먼트에 맵핑된 페이지 번호를 저장하는 페이지 번호 레지스터, CPU의 쎄그먼트 크기를 임의로 설정하기 위한 쎄그먼트 크기 레지스터, 상기 쎄그먼트 크기 레지스터의 출력을 받아 페이지 크기를 디코드하기 위한 마스크 비트를 발생하는 페이지 크기 디코더, 상기 페이지 크기 디코더의 출력에 따라 화면 메 모리 어드레스를 선택하기 위한 선택신호 발생수단, CPU의 어드레스 데이타를 받아 화면 메모리 어드레스를 출력하는 어드레스 버퍼, CPU의 어드레스 데이타와 페이지 번호 레지스터의 출력을 수신하여 화면 메모리 어드레스를 선택적으로 출력하기 위한 멀티플렉서, 상기 페이지 크기 레지스터의 출력을 받아 RAS/CAS의 어드레스를 선택하기 위한 섹터 디코더, 및 상기 어드레스 버퍼와 멀티플렉서의 출력을 받아 RAS, CAS의 어드레스를 나타내는 화면 메모리의 어드레스 라인을 선택하기 위한 RAS/CAS 선택수단을 구비하여 이루어진다.
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公开(公告)号：KR1019970056815A
公开(公告)日：1997-07-31
申请号：KR1019950047447
申请日：1995-12-07
Applicant: 삼성전자주식회사
IPC: G06T11/40
Abstract: 인접된 텍스춰 라인간의 불연속성을 방지하는 텍스춰 라인(texture line)의 작도 회로가 개시된다.
본 발명에 따른 텍스춰 라인 작도 회로는 시작점(x
1 , y
1 )의 x좌표 또는 오프세트 Δx는 선택적으로 로드하고 그에 제공되는 제1클럭 신호에 따라 감산 계수하는 제1카운터; 시작점(x
1 , y
1 )의 x좌표를 로드하고 그에 제공되는 제2클럭 신호에 따라 가산 계수하는 제2카운터; 패턴 배수 m을 로드하고 그에 제공되는 제3클럭 신호에 따라 감산 계수하는 제3카운터; 유효 패턴 수를 로드하고 상기 제3카운터에서 제공되는 오버플로우 신호를 클럭 신호로 하여 감산 계수하는 제4카운터; 텍스춰 패턴을 저장하고 상기 제4카운터의 계수 값인 선택 신호에 따라 텍스춰 패턴중의 소정의 비트 패턴을 선택하여 출력하는 패턴 레지스터 선택기; 및 상기 제1 내지 제4카운터의 로드 동작을 제어하고, 제1 내지 제4클럭을 제공하는 스테이트 머신을 포함함을 특징으로 한다.
본 발명에 따른 텍스춰 라인 작도 회로는 화면상의 왼쪽 좌표를 기준으로 텍스춰 패턴들이 정렬되도록 함으로써 인접된 텍스춰 라인간의 패턴의 부정합이 발생되는 것을 방지하여 시각적으로 안정되게 하는 효과가 있다.-
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Patent Agency Ranking
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公开(公告)号：KR1019930011441B1
公开(公告)日：1993-12-08
申请号：KR1019910004921
申请日：1991-03-28
Applicant: 삼성전자주식회사
IPC: G06F1/26
Abstract: The circuit comprises a VGA register (1) for controlling a clock synchronization control block in VGA and a control unit in RAMDAC according to two control signals, a synchronization control block (2) for outputting a burst accident-removed clock signal by receiving one signal from VGA register (1), and a control unit (3) for controlling current flows. The circuit has the advantage of decreasing power chip size and cost.
Abstract translation: 该电路包括：VGA寄存器（1），用于根据两个控制信号控制VGA中的时钟同步控制块和RAMDAC中的控制单元;同步控制块（2），用于通过接收一个信号来输出脉冲串事故消除时钟信号 来自VGA寄存器（1）和用于控制电流的控制单元（3）。 该电路具有降低功率芯片尺寸和成本的优点。
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