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公开(公告)号：KR1020150096583A
公开(公告)日：2015-08-25
申请号：KR1020140017391
申请日：2014-02-14
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L27/11519 , H01L27/11526 , H01L27/11548 , H01L27/11551 , H01L27/11556 , H01L27/11565 , H01L27/11573 , H01L27/11575 , H01L27/11578 , H01L2224/32145
Abstract: 3차원 반도체 소자들이 제공한다. 이 3차원 반도체 소자는 전극 구조체의 각 셀 패드 및 그 아래의 전극 구조체를 관통하는 복수의 더미 필라들을 포함한다. 상기 복수의 더미 필라들로 인하여, 전극 구조체를 형성하기 위한 몰드 구조체의 절연 패턴들의 변형 또는 접촉을 방지할 수 있다. 이로써, 우수한 신뢰성을 갖는 3차원 반도체 소자를 구현할 수 있다.
Abstract translation: 提供的是3D半导体器件。 3D半导体器件包括电极结构的每个单元衬垫和贯穿电池垫下的电极结构的多个虚拟柱。 由于虚拟填料，可以防止用于形成虚拟柱的模具结构的绝缘图案的变形或接触。 因此，可以实现具有优异的可靠性的3D半导体器件。
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公开(公告)号：KR1020170119158A
公开(公告)日：2017-10-26
申请号：KR1020160046972
申请日：2016-04-18
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11556 , H01L27/11521 , H01L27/11526 , H01L27/11546 , H01L27/11568 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 본발명은반도체메모리장치및 반도체장치에관한것으로서, 보다구체적으로는셀 영역과연결영역을갖는기판; 상기셀 영역에서상기기판상에적층되고상기연결영역까지연장되는복수개의제 1 워드라인들을포함하는제 1 워드라인스택; 상기셀 영역에서상기기판상에적층되고상기연결영역까지연장되는복수개의제 2 워드라인들을포함하고, 상기제 1 워드라인스택에인접한제 2 워드라인스택; 상기셀 영역에서, 상기복수개의워드라인들에결합되어상기기판에연결된수직채널들; 상기제 1 워드라인스택의워드라인및 그와대응되는상기제 2 워드라인스택의워드라인을연결하는브릿지영역; 및상기브릿지영역의하부에제공된국부평탄화영역을포함하는반도체메모리장치를제공한다. 본발명의반도체메모리장치및 반도체장치를이용하면속도를빠르게유지하면서도신뢰성이높고저렴하게제조할수 있는효과가있다.
Abstract translation: 半导体存储器件和半导体器件技术领域本发明涉及半导体存储器件和半导体器件，并且更具体地涉及具有单元区域和连接区域的半导体存储器件和半导体器件。 第一字线堆叠，包括堆叠在所述单元区域中的所述衬底上并延伸到所述连接区域的多个第一字线; 第二字线堆叠，与所述第一字线堆叠相邻，所述第二字线堆叠包括堆叠在所述单元区域中的所述衬底上并且延伸到所述连接区域的多个第二字线; 垂直沟道，其耦合到所述多个字线并连接到所述衬底; 连接第一字线堆叠的字线和对应的第二字线堆叠的字线的桥接区; 并在桥区下方提供局部平面化区域。 本发明的半导体存储装置和半导体装置的使用具有以高速且高可靠性和低成本制造的效果。
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公开(公告)号：KR1020170006744A
公开(公告)日：2017-01-18
申请号：KR1020150097858
申请日：2015-07-09
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11582 , G11C16/0483 , H01L27/11519 , H01L27/11556 , H01L27/11565 , H01L27/222 , H01L27/249 , H01L29/7889 , H01L43/08 , H01L45/06 , H01L45/10 , H01L45/1226 , H01L45/144 , H01L45/146 , H01L45/147 , H01L45/148 , H01L45/1675
Abstract: 집적도가증가하고신뢰성이향상된반도체메모리장치를제공한다. 본발명에따른반도체메모리장치는복수개의수직기둥들과결합되고제1 방향으로연장하는스트링선택라인들, 인접한스트링선택라인들각각에결합된한쌍의수직기둥을연결하도록스트링선택라인들상으로연장하는보조배선들, 제1 방향에교차하는제2 방향으로연장하며보조배선들을통하여복수개의수직기둥들과연결되는비트라인들및 보조배선들과비트라인들을연결하는상부콘택플러그들을포함하되, 상부콘택플러그들각각은보조배선이연결하는한쌍의수직기둥들이결합되는인접한스트링선택라인들중 하나의스트링선택라인에더 인접하도록배치된다.
Abstract translation: 半导体存储器件包括沿第一方向延伸的串选择线，连接到串选择线的垂直柱，串选择线上的子互连，通过子互连连接到垂直柱的位线，以及连接 与位线的子互连。 字符串选择行包括在第二方向交替布置的奇数和偶数字符串选择行。 子互连每个连接一对垂直柱，其分别连接到奇数串选择线之一和彼此相邻的偶数串选择线之一。 每个上部接触插塞位于一个子互连和一个位线之间。 每个上接触插塞被布置成更靠近由相互连接的一对垂直柱连接的相邻串选择线的一个串选择线。
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