公开(公告)号：KR1020010110920A

公开(公告)日：2001-12-15

申请号：KR1020000031648

申请日：2000-06-09

Applicant: 삼성전자주식회사

Inventor： 최창덕 ,  박희철

IPC: G06F9/46

Abstract: 본 발명은 시리얼 롬의 프로그램 재기입을 위한 리프레쉬 로직 회로를 구비하는 알파 마이크로프로세서 컴퓨터 시스템에 관한 것이다. 알파 마이크로프로세서 컴퓨터 시스템은 적어도 하나의 알파 마이크로프로세서와 시스템 구성 정보를 저장하기 위한 바이오스 롬과 시리얼 롬 및 시리얼 롬을 재기입 가능하도록 하는 리프레쉬 로직 회로를 구비한다. 리프레쉬 로직 회로는 바이오스 롬의 기입을 위한 어드레스 및 데이터 버스에 버퍼 회로를 구비하고, 이를 이용하여 시리얼 롬을 프로그램 재기입한다. 이 때, 버퍼 회로는 바이오스 롬의 프로그램 재기입시, 시리얼 롬의 프로그램 재기입 동작과 충돌을 방지한다. 따라서 알파프로세서 컴퓨터 시스템에서 별도의 기입 장치가 필요없이 시리얼 롬의 프로그램 재기입이 가능하다.

公开(公告)号：KR1020010088224A

公开(公告)日：2001-09-26

申请号：KR1020000012323

申请日：2000-03-11

Applicant: 삼성전자주식회사

Inventor： 최창덕 ,  박희철 ,  신동준 ,  정상규

IPC: G06F1/16

Abstract: PURPOSE: A multi-processor computer system using a TSC(Titan System Controller) chipset is provided to improve the performance of the system and peripheral. CONSTITUTION: The multi-processor system(2) includes four alpha microprocessors (10a-10d), four cash memories(20a-20d), two main memory banks(42,44) and a north bridge controller(30). The four alpha microprocessors control the system clock speed of 125MHz. The cash memory block(20) has four cash memories corresponding to the four alpha microprocessors. The main memory block(40) has two memory banks at least and each memory bank includes one or two memory array. The north bridge controller, TSC chipset of the DIGITAL Company, supports 125MHz system clock speed. The north bridge controller is composed of a C-chip(Controller chip)(32), two P-chips(Peripheral interface chips)(34a,34b), and eight D-chips(Data slice chips)(36a-36h). The C-chip interfaces the signal and lines for controlling each memory array, D-chip, and P-chip. The D-chip processes the data transfer between the alpha microprocessors and memory arrays and P-chips. PAD(Packet Access Device) bus has total 64bits and is operated in 125MHz clock speed. The P-chip supports PCI bus(Peripheral Component Interconnect) which is compatible with AGP(Accelerated Graphics Port) and PCI bus standard. Each P-chip supports four times the AGP with 32bits and 133MHz, and the PCI bus with 64bits and 66MHz.

Abstract translation: 目的：提供使用TSC（Titan System Controller）芯片组的多处理器计算机系统，以提高系统和外围设备的性能。 构成：多处理器系统（2）包括四个α微处理器（10a-10d），四个现金存储器（20a-20d），两个主存储器（42,44）和一个北桥控制器（30）。 四个alpha微处理器控制系统时钟速度为125MHz。 现金存储块（20）具有对应于四个α微处理器的四个现金存储器。 主存储块（40）至少具有两个存储体，每个存储体包括一个或两个存储器阵列。 DIGITAL公司的北桥控制器TSC芯片组支持125MHz系统时钟速度。 北桥控制器由C芯片（控制器芯片）（32），两个P芯片（外围接口芯片）（34a，34b）和八个D芯片（数据切片）（36a-36h）组成。 C芯片接口用于控制每个存储器阵列，D芯片和P芯片的信号和线路。 D芯片处理alpha微处理器和存储器阵列和P芯片之间的数据传输。 PAD（分组接入设备）总线总共64位，工作频率为125MHz。 P芯片支持与AGP（加速图形端口）和PCI总线标准兼容的PCI总线（外围组件互连）。 每个P芯片支持4位32位和133MHz的AGP，64位和66MHz的PCI总线。

公开(公告)号：KR1019980014566A

公开(公告)日：1998-05-25

申请号：KR1019960033595

申请日：1996-08-13

Applicant: 삼성전자주식회사

Inventor： 최창덕

IPC: G06T3/00

Abstract: 본 발명은 그래픽 컨트롤러의 테스트 방법에 관한 것으로서, 구체적으로는 2D 그래픽 가속 컨트롤러의 테스트 방법에 관한 것이다. 해상도 변경 등의 모드 변경이나 칼라 변경 등이 가능하도록 하여 단시간 내에 체크되어야 할 모든 부분들을 테스트 할 수 있는 2차원 가속 그래픽 컨트롤러의 테스트 방법을 제공하므로서 그래픽 컨트롤러의 2D 기능 테스트시 많은 시행착오와 시간의 낭비 없이 효율적인 테스트를 진행 할 수 있다. 그리고 순차적으로 진행하는 한 번의 테스트에 의하여 해상도, 칼라 모드, 클리핑 사이즈, ROP, 드로잉 사이즈, 패턴, 드로잉 등을 각각 적합하게 변경하며 해당되는 테스트를 시행 할 수 있다.