公开(公告)号：KR100849325B1

公开(公告)日：2008-07-29

申请号：KR1020010085323

申请日：2001-12-26

Applicant: 삼성전자주식회사

Inventor： 김성룡 ,  한동구 ,  한금구 ,  황석민

IPC: H04B3/54

Abstract: 가. 발명이 속하는 기술분야
본 발명은 이동통신 단말기를 위한 데이터 전송장치 및 방법에 관한 것으로, 특히 전력선망을 이용한 데이터 전송장치 및 방법에 관한 것이다.
나. 발명이 해결하고자 하는 기술적 과제
본 발명의 목적은 별도의 장비를 구비하지 않고도 간단하게 이동통신 단말기의 업그레이드를 위한 데이터를 전송할 수 있는 장치 및 방법을 제공함에 있다.
다. 발명의 해결방법의 요지
본 발명은 전력선을 통해 전달되는 이동통신서비스 사업자가 전송하는 데이터를 수신하고, 상기 이동통신 단말기가 전송하는 데이터를 상기 전력선으로 송신하는 전력선 모뎀과, 상기 전력선 모뎀으로부터 입력된 데이터를 상기 이동통신 단말기로 전달하고, 상기 이동통신 단말기로부터 입력받은 데이터를 상기 전력선 모뎀으로 출력하는 범용 비동기 송수신 인터페이스를 구비함을 특징으로 하는 이동통신 단말기를 위한 데이터 전송장치를 제안한다.
라. 발명의 중요한 용도
이동통신 단말기의 업그레이드를 위해 사용된다.

이동통신 단말기, 프로그램 업그레이드, UART, 전력망

公开(公告)号：KR1020030054891A

公开(公告)日：2003-07-02

申请号：KR1020010085323

申请日：2001-12-26

Applicant: 삼성전자주식회사

Inventor： 김성룡 ,  한동구 ,  한금구 ,  황석민

IPC: H04B3/54

CPC classification number: H04B3/54 ,  H04B2203/5475

Abstract: PURPOSE: A data transmitting device for a mobile communication terminal and a method therefor are provided to transmit data for upgrading the mobile communication terminal, without an additional equipment. CONSTITUTION: A power line modem(801) receives data transmitted from a mobile communication service provider and delivered through a power line, and transmits data transmitted by a mobile communication terminal to the power line. A temporary transceiving memory(802) stores data inputted from the power line modem(801) and an UART(Universal Asynchronous Receiver and Transmitter) interface(804), and outputs stored data to the power line modem(801) and the UART interface(804). The UART interface(804) delivers data inputted from the power line modem(801) through the temporary transceiving memory(802) to the mobile communication terminal, and outputs data inputted from the mobile communication terminal to the temporary transceiving memory(802).

Abstract translation: 目的：提供用于移动通信终端的数据发送装置及其方法，用于在没有附加设备的情况下发送用于升级移动通信终端的数据。 构成：电力线调制解调器（801）接收从移动通信服务提供商发送并通过电力线路发送的数据，并将由移动通信终端发送的数据发送到电力线。 临时收发存储器（802）存储从电力线调制解调器（801）和UART（通用异步收发器）接口（804）输入的数据，并将存储的数据输出到电力线调制解调器（801）和UART接口 804）。 UART接口（804）将从电力线调制解调器（801）输入的数据通过临时收发存储器（802）传送到移动通信终端，并将从移动通信终端输入的数据输出到临时收发存储器（802）。

公开(公告)号：KR1020130007792A

公开(公告)日：2013-01-21

申请号：KR1020110068339

申请日：2011-07-11

Applicant: 삼성전자주식회사

Inventor： 한동구 ,  이경하 ,  이강민

IPC: G06F13/24 ,  G06F13/16

CPC classification number: G06F13/24 ,  G06F13/28

Abstract: PURPOSE: An interrupt generating device supporting a multiprocessor, and a method thereof are provided to skip an interrupt or remove a delay by allowing an MMPU(Modified Memory Protection Unit) to automatically deliver an interrupt depending on the data access when a DMA(Direct Memory Access) or a core accesses a memory. CONSTITUTION: A bus bridge and a data buffer(154) output the address of the memory accessed when memory access occurs. A memory protection part checks the memory access through a memory bridge. When memory access occurs, the memory protection part checks an access right. If the access has an access right, the memory protection part decides a core to generate an interrupt and requests interrupt generation from the core through an interrupt port(159). The memory protection part requests the interrupt to be generated at the block requesting the memory access. [Reference numerals] (110) Core unit 1; (112) Core unit 2; (114) Core unit n; (120) Common memory; (130) Multi-level bus matrix; (140) Interrupt controller; (150) Memory controller; (152) Interface; (154) Bus bridge and data buffer; (155) Control resistor; (159) Interrupt port; (160) Memory; (AA) Controller domain; (BB) Memory domain; (CC) Interrupt from hardware blocks

Abstract translation: 目的：提供一种支持多处理器的中断产生装置及其方法，以便在DMA（直接存储器（DMA））中允许MMPU（修改的存储器保护单元）根据数据访问自动传递中断，以跳过中断或消除延迟 访问）或核心访问内存。 构成：当存储器访问发生时，总线桥和数据缓冲器（154）输出访问的存储器的地址。 存储器保护部件通过存储器桥检查存储器访问。 当内存访问发生时，内存保护部分会检查访问权限。 如果访问具有访问权限，则存储器保护部分决定核心以产生中断，并通过中断端口（159）从核心请求中断产生。 存储器保护部件请求在请求存储器访问的块处产生中断。 （附图标记）（110）核心单元1; （112）核心单元2; （114）核心单元n; （120）公共记忆; （130）多级总线矩阵; （140）中断控制器; （150）内存控制器; （152）接口; （154）总线桥和数据缓冲器; （155）控制电阻; （159）中断端口; （160）内存; （AA）控制器域; （BB）内存域; （CC）从硬件块中断

公开(公告)号：KR101867336B1

公开(公告)日：2018-06-15

申请号：KR1020110068339

申请日：2011-07-11

Applicant: 삼성전자주식회사

Inventor： 한동구 ,  이경하 ,  이강민

IPC: G06F13/24 ,  G06F13/16

CPC classification number: G06F13/24 ,  G06F13/28

Abstract: 본발명은인터럽트지연제거에관한것으로, 다중프로세서를지원하는메모리제어장치에서의인터럽트발생방법에있어서특정메모리영역에대한액서스가발생하는지 검사하는과정과메모리액서스가발생하는경우상기액서스가권한이있는지검사하는과정과상기액서스가권한이있는경우, 인터럽트를발생할코어를결정하는과정과결정된코어로인터럽트발생을요청하는과정을포함하는것으로발명은 DMA 또는코어가메모리액서스시 MMPU에서자동적으로해당인터럽트를발생시키므로인터럽트지연을제거할수 있는이점이있다.