公开(公告)号：KR101946454B1

公开(公告)日：2019-02-12

申请号：KR1020120103608

申请日：2012-09-18

Applicant: 삼성전자주식회사

Inventor： 허홍표

IPC: H01L29/778 ,  H01L21/336

公开(公告)号：KR1020140037992A

公开(公告)日：2014-03-28

申请号：KR1020120103608

申请日：2012-09-18

Applicant: 삼성전자주식회사

Inventor： 허홍표

IPC: H01L29/778 ,  H01L21/336

CPC classification number: H01L29/778 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/0843 ,  H01L29/1029 ,  H01L29/20 ,  H01L29/2003 ,  H01L29/452 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/66431 ,  H01L29/66522 ,  H01L29/7787 ,  H01L29/78 ,  H01L29/7833 ,  H01L29/7834

Abstract: Disclosed is a high electron mobility transistor. The disclosed high electron mobility transistor includes a semiconductor doping layer formed in a recess region of a first and a second semiconductor layer. It is possible to adjust the threshold voltage of the high electron mobility transistor by controlling the doping concentration of the semiconductor doping layer.

Abstract translation: 公开了一种高电子迁移率晶体管。 所公开的高电子迁移率晶体管包括形成在第一和第二半导体层的凹陷区域中的半导体掺杂层。 可以通过控制半导体掺杂层的掺杂浓度来调节高电子迁移率晶体管的阈值电压。

公开(公告)号：KR1020140021110A

公开(公告)日：2014-02-20

申请号：KR1020120086394

申请日：2012-08-07

Applicant: 삼성전자주식회사

Inventor： 허홍표

IPC: H01L29/778 ,  H01L21/335

Abstract: The present invention relates to a high electron mobility transistor and a method of manufacturing the same. According to one embodiment of the present invention, the high electron mobility transistor includes a first semiconductor layer including a recess region; a second semiconductor layer; and 2DEG regions respectively formed in the upper and the lower part of the recess region.

Abstract translation: 本发明涉及高电子迁移率晶体管及其制造方法。 根据本发明的一个实施例，高电子迁移率晶体管包括包括凹陷区域的第一半导体层; 第二半导体层; 和2DEG区域分别形成在凹部的上部和下部。

公开(公告)号：KR1020150000352A

公开(公告)日：2015-01-02

申请号：KR1020130072702

申请日：2013-06-24

Applicant: 삼성전자주식회사

Inventor： 나카야마카즈야 ,  권영수 ,  오영택 ,  정형수 ,  허홍표

IPC: H01L29/739 ,  H01L21/331

Abstract: 절연 게이트 바이폴라 트랜지스터(IGBT)에 관해 개시되어 있다. 일 실시예에 의한 IGBT는 드리프트층 상에 제1 및 제2 필러층과, 웰층과, 소스층과, 상기 제1 필러층, 상기 제2 필러층, 상기 소스층 및 상기 웰층에 접촉된 게이트 구조물을 포함하고, 상기 드리프트층 아래에 버퍼층 및 드레인층을 포함하고, 상기 소스층 및 상기 웰층에 접촉된 제1 전극, 상기 드레인층에 접촉된 제2 전극을 포함한다. 상기 드리프트층, 상기 제1 필러층, 상기 소스층 및 상기 버퍼층은 상기 제2 필러층, 상기 웰층 및 상기 드레인층과 반대되는 도전형 불순물을 포함한다. 상기 제2 필러층은 플로팅(floating)되어 있다. 상기 제1 필러층의 도스량은 3x10
12 cm
-2 ~ 8x10
12 cm
-2 , 상기 드레인층에 대한 도스량은 3x10
13 cm
-2 ~ 1x10
15 cm
-2 이다.

Abstract translation: 公开了能够降低开关损耗的绝缘栅双极晶体管（IGBT）。 根据本发明的一个实施例的IGBT包括：形成在漂移层，阱层，源极层，与第一柱层接触的栅极结构的第一柱层和第二柱层， 所述第二柱层，所述源极层，所述阱层，设置在所述漂移层下方的缓冲层和漏极层，与所述源极层和所述阱层接触的第一电极，以及第二电极， 与漏极层接触。 漂移层，第一柱层，源极层和缓冲层包括与第二柱层，阱层和漏极层相反的导电杂质。 第二柱层浮起来。 第一支柱层的剂量为3×1012cm ^ -2至8×1012cm ^ -2。 漏层的剂量为3×1013cm ^ -2至1×1015cm ^ -2。

公开(公告)号：KR1020140067524A

公开(公告)日：2014-06-05

申请号：KR1020120134866

申请日：2012-11-26

Applicant: 삼성전자주식회사

Inventor： 최혁순 ,  허홍표 ,  김종섭 ,  신재광 ,  오재준 ,  황인준

IPC: H01L23/48 ,  H01L23/12

CPC classification number: H01L24/81 ,  H01L24/02 ,  H01L24/06 ,  H01L24/11 ,  H01L24/13 ,  H01L24/14 ,  H01L24/73 ,  H01L24/94 ,  H01L29/4175 ,  H01L29/7786 ,  H01L2224/02372 ,  H01L2224/0239 ,  H01L2224/0401 ,  H01L2224/05008 ,  H01L2224/05009 ,  H01L2224/05567 ,  H01L2224/0603 ,  H01L2224/06102 ,  H01L2224/11002 ,  H01L2224/11334 ,  H01L2224/1184 ,  H01L2224/11845 ,  H01L2224/131 ,  H01L2224/1403 ,  H01L2224/16235 ,  H01L2224/73251 ,  H01L2224/81005 ,  H01L2224/94 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/1306 ,  H01L2924/13064 ,  H01L2924/13091 ,  H01L2924/00 ,  H01L2224/11 ,  H01L2224/81 ,  H01L2924/014 ,  H01L2924/01079 ,  H01L2924/00014 ,  H01L2924/0105 ,  H01L2224/023 ,  H01L2224/13

Abstract: Disclosed is a wafer level packaging method of a power device. The disclosed wafer level packaging method of a power device includes a step of preparing a wafer which has an upper part where nitride power devices having electrodes are formed, a step of forming a polymer layer on the nitride power devices, a step of exposing each electrode in the polymer layer, a step of forming a solder bump on the exposed electrode, a step of forming a molding layer which covers the solder bump on the polymer layer, a step of removing the wafer and exposing the solder bump.

Abstract translation: 公开了功率器件的晶片级封装方法。 所公开的功率器件的晶片级封装方法包括制备具有上部形成有具有电极的氮化物功率器件的晶片的步骤，在氮化物功率器件上形成聚合物层的步骤， 在聚合物层中，在暴露的电极上形成焊料凸块的步骤，形成覆盖聚合物层上的焊料凸块的模塑层的步骤，去除晶片并暴露焊料凸块的步骤。

公开(公告)号：KR1020140037392A

公开(公告)日：2014-03-27

申请号：KR1020120103000

申请日：2012-09-17

Applicant: 삼성전자주식회사

Inventor： 허홍표 ,  권영수 ,  신재광 ,  오영택 ,  정형수

IPC: H01L23/488 ,  H01L23/495

CPC classification number: H01L23/49827 ,  H01L21/50 ,  H01L23/3677 ,  H01L24/05 ,  H01L24/06 ,  H01L24/32 ,  H01L24/33 ,  H01L2224/0603 ,  H01L2224/06519 ,  H01L2224/291 ,  H01L2224/2929 ,  H01L2224/293 ,  H01L2224/32227 ,  H01L2224/32235 ,  H01L2224/3303 ,  H01L2224/33519 ,  H01L2924/12042 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/1306 ,  H01L2924/15788 ,  H01L2924/00014 ,  H01L2924/00

Abstract: Disclosed are a semiconductor device and a method of manufacturing the same. The semiconductor device which is formed on a lead frame includes a device substrate, a device chip which is formed on one surface of the device substrate and includes at least one device electrode, and an electrode chip which is formed on the device chip, is formed to penetrate the electrode substrate, and includes at least one pad electrode which is electrically connected to the at least one device electrode by bonding.

Abstract translation: 公开了一种半导体器件及其制造方法。 形成在引线框架上的半导体器件包括器件基板，形成在器件基板的一个表面上并且包括至少一个器件电极的器件芯片和形成在器件芯片上的电极芯片 以穿透电极基板，并且包括至少一个焊盘电极，其通过结合与至少一个器件电极电连接。