公开(公告)号：KR1020090016086A

公开(公告)日：2009-02-13

申请号：KR1020070080477

申请日：2007-08-10

Applicant: 삼성전자주식회사

Inventor： 홍헌석 ,  권윤주 ,  김용찬

IPC: G11C7/22

CPC classification number: G06F1/10

Abstract: An apparatus and a method for preventing a glitch in a clock switching circuit are provided to prevent a system error due to a glitch by preventing the generation of the glitch when a switching operation between clocks is performed in the clock switching circuit. A clock selection unit(220) generates a detect change(Detect_change) signal as an input signal for generating a clock gate(Clk_gate) signal and provides the detect change signal to the clock selection unit. A selection signal management unit(200) changes a Muxsel signal to a selection signal by using a clock gate signal, in order to select a clock to be switched. A clock gate unit(210) generates a clock gate signal by gating the received clock and using a value of the detect change signal as an input signal when receiving the detect change signal. The clock gate unit provides the clock gate signal to the selection signal management unit.

Abstract translation: 提供了一种用于防止时钟切换电路中的毛刺的装置和方法，以防止在时钟切换电路中执行时钟之间的切换操作时通过防止产生毛刺产生的毛刺引起的系统错误。 时钟选择单元（220）产生检测变化（Detect_change）信号作为用于产生时钟门（Clk_gate）信号的输入信号，并将检测改变信号提供给时钟选择单元。 选择信号管理单元（200）通过使用时钟门信号将Muxsel信号改变为选择信号，以选择要切换的时钟。 时钟门单元（210）在接收到检测改变信号时，通过门控接收到的时钟并使用检测改变信号的值作为输入信号来产生时钟门信号。 时钟门单元向选择信号管理单元提供时钟门信号。

公开(公告)号：KR101436042B1

公开(公告)日：2014-08-29

申请号：KR1020070080477

申请日：2007-08-10

Applicant: 삼성전자주식회사

Inventor： 홍헌석 ,  권윤주 ,  김용찬

IPC: G11C7/22

CPC classification number: G06F1/10

Abstract: 본 발명은 클럭 스위칭 회로에서 클럭 간의 스위칭을 수행할 때, 글리치 발생을 방지하여 글리치 발생시 회로의 동기화 및, 제어를 할 수 없는 상황에 따른 시스템 오류를 방지하기 위한 장치 및 방법에 관한 것으로 클럭 게이트 신호를 생성하기 위한 입력 신호인 디텍트 체인지 신호를 생성하여 클럭 게이트부로 제공하고, 상기 클럭 게이트 신호를 이용하여 스위칭하고자 하는 클럭을 선택하기 위하여 상기 먹셀 신호를 상기 선택 신호로 변경하는 선택 신호 관리부와, 상기 디텍드 체인지 신호를 입력받을 경우, 입력받는 클럭을 게이팅하고 상기 디텍트 체인지 신호의 값을 입력 신호로 하여 클럭 게이트 신호를 생성하여 상기 선택 신호 관리부로 제공하는 클럭 게이트부를 포함하여 클럭의 개수와 상관없이 글리치가 발생되지 않는 클럭 스위칭 과정 을 수행할 수 있다.
글리치, Glitch, 스위칭, 클럭, 스위칭 회로

公开(公告)号：KR1020110005328A

公开(公告)日：2011-01-18

申请号：KR1020090062782

申请日：2009-07-10

Applicant: 삼성전자주식회사

Inventor： 홍헌석

IPC: H03K23/64 ,  H03K21/00

Abstract: PURPOSE: A method for dividing clocks and an apparatus for the same are provided to reduce time required for timing closure by supplying clocks with a single pass. CONSTITUTION: A phase counter(110) counts phase according to the pre-set number of divisions. A division counter(120) counts the number of divisions. The division counter changes the counted number of the division counter according to the load value received from a controller(130). The controller outputs the load value when the count of the phase counter and the count of the division counter are simultaneously terminated. A clock generator(140) generates new clocks.

Abstract translation: 目的：提供一种分频时钟的方法及其装置，以通过单次提供时钟来减少定时关闭所需的时间。 构成：相位计数器（110）根据预设的分割数对相位进行计数。 分区计数器（120）计数分割数。 分割计数器根据从控制器（130）接收的负载值来改变分割计数器的计数。 当相位计数器的计数和分割计数器的计数同时终止时，控制器输出负载值。 时钟发生器（140）产生新的时钟。