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1.发明公开
公开(公告)号：KR1020080088989A
公开(公告)日：2008-10-06
申请号：KR1020070031929
申请日：2007-03-30
Applicant: 삼성전자주식회사 , 재단법인서울대학교산학협력재단
IPC: G11C29/00
CPC classification number: G06F11/1072 , G06F11/1068 , H03M13/152 , H03M13/1595
Abstract: A Bose-Chaudhuri-Hocquenghem(BCH) error correction method using an error correction encoder for checking error and a circuit for the method are provided to reduce power consumption and time for error correction by performing BCH error correction more simply. A Bose-Chaudhuri-Hocquenghem(BCH) error correction circuit comprises an error correction encoder(1120) and an error correction unit(1140). The error correction encoder generates first parity data by receiving normal data to be written in a memory cell array(1160) and writes the normal data and the first parity data into the memory cell array. The error correction unit corrects error of the normal data written in the memory cell array in response to an error signal. The error correction encoder transmits the error signal to the error correction unit when the normal data has error. The error correction encoder comprises an encoding part generating the first and second parity data, a comparison part comparing the first parity data with the second parity data and a check part checking error in response to the comparison result.
Abstract translation: 提供了使用用于检查误差的纠错编码器和该方法的电路的Bose-Chaudhuri-Hocquenghem（BCH）纠错方法，以更简单地通过执行BCH误差校正来减少功率消耗和纠错时间。 Bose-Chaudhuri-Hocquenghem（BCH）纠错电路包括纠错编码器（1120）和纠错单元（1140）。 误差校正编码器通过接收要写入存储单元阵列（1160）的正常数据来产生第一奇偶校验数据，并将正常数据和第一奇偶校验数据写入存储单元阵列。 误差校正单元响应于错误信号校正写入存储单元阵列的正常数据的误差。 当正常数据有错误时，纠错编码器将错误信号发送到纠错单元。 误差校正编码器包括产生第一和第二奇偶校验数据的编码部分，比较部分将第一奇偶校验数据与第二奇偶校验数据进行比较，以及响应比较结果检查校验错误。
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2.发明授权
公开(公告)号：KR100891332B1
公开(公告)日：2009-03-31
申请号：KR1020070031929
申请日：2007-03-30
Applicant: 삼성전자주식회사 , 재단법인서울대학교산학협력재단
IPC: G11C29/00
CPC classification number: G06F11/1072 , G06F11/1068 , H03M13/152 , H03M13/1595
Abstract: 에러 정정 부호화기를 이용하여 에러를 체크하는 BCH 에러 정정 방법 및 회로가 개시된다. 본 발명의 실시예에 따른 BCH(Bose-Chaudhuri-Hocquenghem) 에러 정정 방법은 노말 데이터와 제 1 패리티(parity) 데이터를 각각 메모리 셀 어레이의 노말 데이터 영역 및 패리티 데이터 영역에 저장하는 단계, 상기 저장된 노말 데이터로부터 제 2 패리티 데이터를 생성하는 단계, 상기 제 1 패리티 데이터 및 상기 제 2 패리티 데이터를 비교하는 단계 및 상기 비교 결과를 이용하여 에러를 체크하는 단계를 구비한다. 본 발명에 따른 본 발명의 실시예에 따른 BCH 에러 정정 방법 및 회로는 부호화기를 이용하여 에러를 체크함으로써, 신드롬 생성에 필요한 회로의 구현이 용이하고 복수개의 비트에 대한 병렬 처리가 용이하므로, 에러 정정 시간, 전력 소모 및 레이아웃 면적을 줄일 수 있는 장점이 있다.
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公开(公告)号：KR101489827B1
公开(公告)日：2015-02-04
申请号：KR1020080027364
申请日：2008-03-25
Applicant: 삼성전자주식회사
CPC classification number: H03M13/3776 , G06F11/1068 , G11C2029/0411 , H03M13/152 , H03M13/153 , H03M13/1545
Abstract: 낸드 플래시 메모리와 컨트롤러 간의 효율적인 프로토콜을 사용하는 반도체 메모리 장치가 개시된다. 본 발명에 따른 플래시 메모리 장치는 플래시 메모리 및 제어기를 구비한다. 플래시 메모리는 메모리 셀 어레이 및 에러 정정 부호화기를 구비한다. 메모리 셀 어레이는 복수개의 페이지들을 포함한다. 에러 정정 부호화기는 상기 메모리 셀 어레이에 기입하고자 하는 노말 데이터로부터 생성된 제 1 패리티 데이터를 상기 메모리 셀 어레이에 저장하고, 상기 메모리 셀 어레이에 기입된 노말 데이터를 인코딩한 제 2 패리티 데이터와 상기 제 1 패리티 데이터를 비교하여 에러를 체크한다. 제어기는 에러 위치 검출기를 구비한다. 에러 위치 검출기는 상기 에러 정정 부호화기로부터 전송되는 에러 신호에 응답하여, 에러의 위치를 검출한다. 본 발명에 따른 반도체 메모리 장치는 에러의 검출 및 정정을 동일한 메모리 칩 내에서 수행함으로써 낸드 플래시 메모리와 컨트롤러 사이에 패리티 데이터 또는 신드롬을 송수신하므로, 버스 트래픽을 줄일 수 있는 장점이 있다.
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公开(公告)号：KR1020090102115A
公开(公告)日：2009-09-30
申请号：KR1020080027364
申请日：2008-03-25
Applicant: 삼성전자주식회사
CPC classification number: H03M13/3776 , G06F11/1068 , G11C2029/0411 , H03M13/152 , H03M13/153 , H03M13/1545
Abstract: PURPOSE: A semiconductor memory device using protocol between NAND flash memory and a controller is provided to transmit and receive the parity data or syndrome between a NAND flash memory and the controller. CONSTITUTION: A flash memory(620) includes a memory cell array and an error correcting encoder. The memory cell array includes a plurality of pages. The error correcting encoder stores the first parity data in the memory cell array from the normal data to be written in the memory cell array. The error correcting encoder outputs the error signal when the error exists by comparing the second parity data and the first parity data. A controller(640) has an error position detector. The error position detector detects the position of the error in response to the error signal transmitted from the error correcting encoder.
Abstract translation: 目的：提供使用NAND闪存和控制器之间的协议的半导体存储器件，用于在NAND闪速存储器和控制器之间发送和接收奇偶校验数据或校验子。 构成：闪速存储器（620）包括存储单元阵列和纠错编码器。 存储单元阵列包括多个页面。 纠错编码器将存储单元阵列中的第一奇偶校验数据与要写入存储单元阵列的正常数据进行存储。 误差校正编码器通过比较第二奇偶校验数据和第一奇偶校验数据来存在误差信号。 控制器（640）具有错误位置检测器。 误差位置检测器响应于从纠错编码器发送的误差信号检测误差的位置。
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