公开(公告)号：KR1020080088989A

公开(公告)日：2008-10-06

申请号：KR1020070031929

申请日：2007-03-30

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 리우웨이 ,  성원용

IPC: G11C29/00

CPC classification number: G06F11/1072 ,  G06F11/1068 ,  H03M13/152 ,  H03M13/1595

Abstract: A Bose-Chaudhuri-Hocquenghem(BCH) error correction method using an error correction encoder for checking error and a circuit for the method are provided to reduce power consumption and time for error correction by performing BCH error correction more simply. A Bose-Chaudhuri-Hocquenghem(BCH) error correction circuit comprises an error correction encoder(1120) and an error correction unit(1140). The error correction encoder generates first parity data by receiving normal data to be written in a memory cell array(1160) and writes the normal data and the first parity data into the memory cell array. The error correction unit corrects error of the normal data written in the memory cell array in response to an error signal. The error correction encoder transmits the error signal to the error correction unit when the normal data has error. The error correction encoder comprises an encoding part generating the first and second parity data, a comparison part comparing the first parity data with the second parity data and a check part checking error in response to the comparison result.

Abstract translation: 提供了使用用于检查误差的纠错编码器和该方法的电路的Bose-Chaudhuri-Hocquenghem（BCH）纠错方法，以更简单地通过执行BCH误差校正来减少功率消耗和纠错时间。 Bose-Chaudhuri-Hocquenghem（BCH）纠错电路包括纠错编码器（1120）和纠错单元（1140）。 误差校正编码器通过接收要写入存储单元阵列（1160）的正常数据来产生第一奇偶校验数据，并将正常数据和第一奇偶校验数据写入存储单元阵列。 误差校正单元响应于错误信号校正写入存储单元阵列的正常数据的误差。 当正常数据有错误时，纠错编码器将错误信号发送到纠错单元。 误差校正编码器包括产生第一和第二奇偶校验数据的编码部分，比较部分将第一奇偶校验数据与第二奇偶校验数据进行比较，以及响应比较结果检查校验错误。

公开(公告)号：KR100891332B1

公开(公告)日：2009-03-31

申请号：KR1020070031929

申请日：2007-03-30

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 리우웨이 ,  성원용

IPC: G11C29/00

CPC classification number: G06F11/1072 ,  G06F11/1068 ,  H03M13/152 ,  H03M13/1595

Abstract: 에러 정정 부호화기를 이용하여 에러를 체크하는 BCH 에러 정정 방법 및 회로가 개시된다. 본 발명의 실시예에 따른 BCH(Bose-Chaudhuri-Hocquenghem) 에러 정정 방법은 노말 데이터와 제 1 패리티(parity) 데이터를 각각 메모리 셀 어레이의 노말 데이터 영역 및 패리티 데이터 영역에 저장하는 단계, 상기 저장된 노말 데이터로부터 제 2 패리티 데이터를 생성하는 단계, 상기 제 1 패리티 데이터 및 상기 제 2 패리티 데이터를 비교하는 단계 및 상기 비교 결과를 이용하여 에러를 체크하는 단계를 구비한다. 본 발명에 따른 본 발명의 실시예에 따른 BCH 에러 정정 방법 및 회로는 부호화기를 이용하여 에러를 체크함으로써, 신드롬 생성에 필요한 회로의 구현이 용이하고 복수개의 비트에 대한 병렬 처리가 용이하므로, 에러 정정 시간, 전력 소모 및 레이아웃 면적을 줄일 수 있는 장점이 있다.

公开(公告)号：KR1020060129888A

公开(公告)日：2006-12-18

申请号：KR1020050050604

申请日：2005-06-13

Applicant: 재단법인서울대학교산학협력재단

Inventor： 성원용 ,  장호석

IPC: G06F13/16 ,  G06F12/00

Abstract: A vector memory, a processor equipped with the same, and a data processing method thereof are provided to prevent bottleneck of memory I/O(Input/Output) and increase parallel data processing efficiency in an SIMD(Single Instruction Multiple Data) processor, and effectively improve data processing performance by additionally adding a memory bank according to parallel expansion of an SIMD architecture. Multiple address generators(220-1~220-5) generate an address which points a location storing data. Multiple memory banks(230-1~230-5) store the data according to the address. A switch matrix(240) rearranges the data output from the memory bank through switching and outputs the rearranged data. A controller(210) controls address generation of the address generator and the switching of the switch matrix. Each address generator generates the address for arranging unit data simultaneously accessing one memory bank to other banks to avoid memory bank collision in case that a specific memory access pattern is used in the memory bank.

Abstract translation: 提供了向量存储器，配备有它的处理器及其数据处理方法，以防止SIMD（单指令多数据）处理器中存储器I / O（输入/输出）的瓶颈并增加并行数据处理效率，以及 通过根据SIMD架构的并行扩展额外添加存储器组件，有效地提高数据处理性能。 多个地址生成器（220-1〜220-5）生成指向存储数据的位置的地址。 多个存储体（230-1〜230-5）根据地址存储数据。 开关矩阵（240）通过切换重新排列从存储体输出的数据，并输出重新排列的数据。 控制器（210）控制地址生成器的地址生成和开关矩阵的切换。 每个地址生成器生成用于将单元数据同时存取到其他存储体的单元数据的地址，以避免在存储体中使用特定存储器访问模式的情况下的存储体冲突。

公开(公告)号：KR100800552B1

公开(公告)日：2008-02-04

申请号：KR1020050050604

申请日：2005-06-13

Applicant: 재단법인서울대학교산학협력재단

Inventor： 성원용 ,  장호석

IPC: G06F13/16 ,  G06F12/00

Abstract: 하나의 명령어로 복수개의 데이터를 처리하는 단일 명령어 복수 데이터 처리(Single Instruction Multiple Data, SIMD) 구조 하에서의 벡터 메모리와, 이를 구비한 프로세서 및 그 데이터 처리 방법이 개시된다. 본 발명에 따라, 벡터 메모리는 데이터가 저장된 위치를 지시하는 주소를 생성하는 복수개의 주소 생성부; 상기 주소에 따라 데이터를 저장하는 복수개의 메모리 뱅크; 상기 메모리 뱅크에서 출력되는 데이터를 스위칭을 통해 재정렬하여 출력하는 스위치 매트릭스; 및 상기 주소 생성부의 주소 생성과 상기 스위치 매트릭스의 스위칭을 제어하는 제어부를 포함하는 것을 특징으로 한다. 이에 의해, 데이터의 병렬 처리 효율을 높일 수 있다.

公开(公告)号：KR100860682B1

公开(公告)日：2008-09-26

申请号：KR1020020033697

申请日：2002-06-17

Applicant: 삼성전자주식회사

Inventor： 백인권 ,  성원용

IPC: H04B1/40

Abstract: 본 발명은 이동 단말기의 내부 데이터 처리 장치 및 방법에 관한 것으로, 종래 내부 데이터를 저장하기 위한 메모리로 배타적 논리합 플래시 메모리를 사용하던 것을 배타적 논리곱 플래시 메모리로 구현하고 모뎀과 상기 배타적 논리곱 플래시 메모리간의 데이터를 인터페이스 하는 장치 및 방법을 제공한다.

모뎀, 배타적 논리곱 플래시 메모리, 인터페이스

公开(公告)号：KR1020030016156A

公开(公告)日：2003-02-26

申请号：KR1020020033697

申请日：2002-06-17

Applicant: 삼성전자주식회사

Inventor： 백인권 ,  성원용

IPC: H04B1/40

CPC classification number: G06F13/16 ,  G06F3/0619 ,  G06F11/08

Abstract: PURPOSE: An interface device between a modem and a memory in a mobile terminal and a method thereof are provided to implement an exclusive AND flash memory, and to interface data between the modem and the exclusive AND flash memory, thereby reducing a cost and improving a performance. CONSTITUTION: A mask ROM(224) stores basic data requested for an initial operation, and random-accesses the basic data by a modem(210). An ECC(Error Correction Code) block(226) inputs data transmitted between the modem(210) and a memory unit(230), and generates parity codes for the inputted data. The memory unit(230) is composed of an NAND flash memory(232) and a working memory(234). The NAND flash memory(232) writes or reads the data under the control of a memory controller(222). The working memory(234) temporarily stores the data supplied from the modem(210), to enable quick data access from the modem(210).

Abstract translation: 目的：提供移动终端中的调制解调器和存储器之间的接口设备及其方法，以实现异和闪速存储器，并且在调制解调器和异和闪速存储器之间接口数据，从而降低成本并改善 性能。 构成：掩模ROM（224）存储为初始操作请求的基本数据，并通过调制解调器（210）随机访问基本数据。 ECC（纠错码）块（226）输入在调制解调器（210）和存储器单元（230）之间传输的数据，并产生输入数据的奇偶校验码。 存储器单元（230）由NAND闪存（232）和工作存储器（234）组成。 NAND闪存（232）在存储器控制器（222）的控制下写入或读取数据。 工作存储器（234）临时存储从调制解调器（210）提供的数据，以便能够从调制解调器（210）快速访问数据。