칩 스태킹 공정의 관통 실리콘 비아 구리돌출량 예측시스템 및 예측방법

    公开(公告)号:KR102251469B1

    公开(公告)日:2021-05-17

    申请号:KR1020180134689

    申请日:2018-11-05

    Abstract: 칩스태킹공정의관통실리콘비아구리돌출량예측시스템및 예측방법이개시된다. 본발명의일실시예에따른칩 스태킹공정의관통실리콘비아구리돌출량예측시스템은관통실리콘비아(TSV)의초기형상정보, TSV에충전된구리의결정립초기형상정보, 열처리조건정보, 열팽창예측정보를입력받는입력부및 상기입력부를통해입력된 TSV 초기형상정보, TSV에충전된구리의결정립초기형상정보, 열처리조건정보, 열팽창예측정보를입력받고, 상기입력된정보들을이용하여 TSV 초기형상을정의하고, 상기 TSV의구리결정립성장률을계산하고, 열팽창기반구리결정립탄성변형을계산하고, 구리결정립소성변형을계산하고, 상기계산된정보들을바탕으로상기 TSV의구리돌출량을예측하는구리돌출량예측부를포함한다.

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