公开(公告)号：WO2012169850A9

公开(公告)日：2012-12-13

申请号：PCT/KR2012/004582

申请日：2012-06-11

Applicant: 서울대학교산학협력단 ,  황철성 ,  석준영

Inventor： 황철성 ,  석준영

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명의 실시예들은 3차원 비휘발성 메모리 장치 및 이의 제조 방법에 관한 것이다. 일 실시예에 따른 3차원 비휘발성 메모리 장치는, 서로 평행하게 이격된 복수의 도전성 라인들; 상기 복수의 도전성 라인들을 가로지르면서 서로 평행하게 이격된 복수의 도전성 평판들; 및 상기 복수의 도전성 라인들과 상기 복수의 도전성 평판들의 교차 영역들 사이에 각각 배치되는 비휘발성 정보 저장막 패턴을 포함한다.

公开(公告)号：KR1020120136963A

公开(公告)日：2012-12-20

申请号：KR1020110056207

申请日：2011-06-10

Applicant: 서울대학교산학협력단

Inventor： 황철성 ,  석준영

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/04 ,  H01L27/2409 ,  H01L27/2481 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/143 ,  H01L45/144

Abstract: PURPOSE: A three dimensional non-volatile memory device and a manufacturing method thereof are provided to implement high integration by defining a memory cell by crossing a plurality of conductive lines and a plurality of conductive flat boards. CONSTITUTION: A plurality of conductive lines(BL11-BL13, BL21-BL23) are separated from each other in parallel. A plurality of conductive flat boards are separated from each other in parallel while crossing the plurality of conductive lines. A nonvolatile information trapping layer pattern(SM) is arranged between cross-regions of the plurality of conductive lines and the plurality of conductive flat boards. A selection diode layer pattern(DI) is serially connected with the nonvolatile information trapping layer pattern between the cross-regions.

Abstract translation: 目的：提供一种三维非易失性存储器件及其制造方法，以通过使多个导电线和多个导电平板交叉来限定存储单元来实现高集成度。 构成：多条导线（BL11-BL13，BL21-BL23）彼此平行分离。 多个导电平板在与多条导线交叉的同时彼此分离。 非易失性信息捕获层图案（SM）被布置在多个导电线和多个导电平板之间的交叉区域之间。 选择二极管层图案（DI）与交叉区域之间的非易失性信息捕获层图案串联连接。

公开(公告)号：KR101331859B1

公开(公告)日：2013-11-21

申请号：KR1020110056207

申请日：2011-06-10

Applicant: 서울대학교산학협력단

Inventor： 황철성 ,  석준영

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명의 실시예들은 3차원 비휘발성 메모리 장치 및 이의 제조 방법에 관한 것이다. 일 실시예에 따른 3차원 비휘발성 메모리 장치는, 서로 평행하게 이격된 복수의 도전성 라인들; 상기 복수의 도전성 라인들을 가로지르면서 서로 평행하게 이격된 복수의 도전성 평판들; 및 상기 복수의 도전성 라인들과 상기 복수의 도전성 평판들의 교차 영역들 사이에 각각 배치되는 비휘발성 정보 저장막 패턴을 포함한다.

公开(公告)号：KR1020130006852A

公开(公告)日：2013-01-18

申请号：KR1020110061665

申请日：2011-06-24

Applicant: 서울대학교산학협력단

Inventor： 황철성 ,  석준영

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/0688 ,  H01L27/11578 ,  H01L45/06 ,  H01L45/143 ,  H01L45/144

Abstract: PURPOSE: A 3D nonvolatile memory device and a manufacturing method thereof are provided to supply the 3D nonvolatile memory device with high integration by preventing crosstalk between adjacent memory cells without combining a rectifying device. CONSTITUTION: A wiring stack(ST) includes a conductive line which is vertically laminated on a substrate(10). A data storage layer(SL) is formed on the sidewall of the wiring stack. The data storage layer includes a first data storage layer(SL1) and a second data storage layer(SL2) to face each other. A channel layer(CH) is extended cross conductive lines. A gate electrode(GE) is formed on a gate insulation layer(GI) in contact with the channel layer.

Abstract translation: 目的：提供3D非易失性存储器件及其制造方法，以通过防止相邻存储器单元之间的串扰而不组合整流器件来向3D非易失性存储器件提供高集成度。 构成：布线叠层（ST）包括垂直层叠在基板（10）上的导线。 数据存储层（SL）形成在布线堆叠的侧壁上。 数据存储层包括彼此面对的第一数据存储层（SL1）和第二数据存储层（SL2）。 沟道层（CH）是延伸的交叉导电线。 在与沟道层接触的栅极绝缘层（GI）上形成栅电极（GE）。

公开(公告)号：KR1020100131700A

公开(公告)日：2010-12-16

申请号：KR1020090050426

申请日：2009-06-08

Applicant: 서울대학교산학협력단

Inventor： 황철성 ,  석준영

IPC: H01L21/8247 ,  G11C13/02 ,  H01L27/115

CPC classification number: H01L45/04 ,  G11C13/0004 ,  G11C13/02

Abstract: PURPOSE: A resistance random access memory and a method for recording and read-out of information in resistance random access memory are provided to prevent the wrong writing and misreading in reading information by connecting one transistor to a resistance change. CONSTITUTION: A gate insulating layer(221) is formed on a channel region. A gate electrode(222) is formed on each gate insulating layer. A connecting electrode(223) is electrically connected to the gate electrode. A gate line(225) electrically connects the connecting electrode arranged at each row. A bottom electrode(232) is formed on each impurity region.

Abstract translation: 目的：提供电阻随机存取存储器和用于在电阻随机存取存储器中记录和读出信息的方法，以通过将一个晶体管连接到电阻变化来防止读取信息中错误的写入和误读。 构成：在沟道区上形成栅极绝缘层（221）。 在每个栅极绝缘层上形成栅电极（222）。 连接电极（223）与栅电极电连接。 栅极线（225）电连接布置在每一行的连接电极。 在每个杂质区域上形成底部电极（232）。

公开(公告)号：KR101735146B1

公开(公告)日：2017-05-24

申请号：KR1020130039522

申请日：2013-04-10

Applicant: 서울대학교산학협력단

Inventor： 황철성 ,  석준영

IPC: H01L21/8247 ,  H01L27/115

Abstract: 본발명의실시예들은 3차원비휘발성메모리장치및 이의제조방법에관한것이다. 일실시예에따른 3차원비휘발성메모리장치는, 서로평행하게이격된복수의도전성라인들; 상기복수의도전성라인들을가로지르면서서로평행하게이격된복수의도전성평판들; 및상기복수의도전성라인들과상기복수의도전성평판들의교차영역들사이에각각배치되는비휘발성정보저장막패턴을포함한다.

Abstract translation: 本发明的实施例涉及一种三维非易失性存储器件及其制造方法。 根据一个实施例的三维非易失性存储器件包括彼此平行间隔开的​​多条导线; 跨多条导线彼此平行间隔开的​​多个导电平板; 并且非易失性信息存储膜图案分别设置在多个导电线和多个导电板的交叉区域之间。

公开(公告)号：KR101297088B1

公开(公告)日：2013-08-16

申请号：KR1020110061665

申请日：2011-06-24

Applicant: 서울대학교산학협력단

Inventor： 황철성 ,  석준영

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명의 실시예들은 3차원 비휘발성 메모리 장치 및 이의 제조 방법에 관한 것이다. 일 실시예에 따른 비휘발성 메모리 장치는, 기판 상에서 수직 방향으로 적층된 복수의 도전성 라인들을 포함하고, 서로 이격 배치되는 배선 스택들; 상기 배선 스택들의 측벽 상에 형성되고, 상기 복수의 도전성 라인들과 전기적으로 연결되는 정보 기록막; 상기 복수의 도전성 라인들과의 사이에 상기 정보 기록막을 협지하면서 상기 복수의 도전성 라인들을 가로질러 연장되고, 상기 복수의 도전성 라인들과 교차하는 영역들에 상기 정보 기록막의 적어도 일부분을 포함하는 비휘발성 메모리 셀들이 정의되는 채널막들; 및 상기 채널막들에 각각 접하는 게이트 절연막, 및 상기 게이트 절연막 상에 형성되어 각 채널막들의 전기적 전도도를 제어함으로써, 상기 비휘발성 메모리 셀들과 상기 각 채널막 사이의 전기적 연결을 제어하는 게이트 전극을 갖는 제어 게이트 구조들을 포함할 수 있다.

公开(公告)号：KR1020130047715A

公开(公告)日：2013-05-08

申请号：KR1020130039522

申请日：2013-04-10

Applicant: 서울대학교산학협력단

Inventor： 황철성 ,  석준영

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/0688 ,  H01L45/06 ,  H01L45/085 ,  H01L45/143 ,  H01L45/144 ,  H01L45/146

Abstract: PURPOSE: A 3D non-volatile memory device and a method for fabricating the same are provided to define a memory cell by intersecting a flat-type conductive plate with a line-type conductive line, and to secure a cross bar-type 3D array structure. CONSTITUTION: Conductive lines(BL11,BL12,BL13,BL21,BL22,BL23) which are parallelly separated from each other are formed. Conductive plates(WP1,WP2,WP3) which are parallelly separated from each other and intersects the conductive lines are formed. The conductive lines and the conductive plates define cross points in the X, the Y, and the Z direction. A nonvolatile information storage layer pattern(SM) for storing a bit value between the cross points is formed. The nonvolatile information storage layer pattern arranged in the cross points defines a unit memory cell.

Abstract translation: 目的：提供一种3D非易失性存储器件及其制造方法，以通过将平面型导电板与线型导电线相交而限定存储器单元，并且固定横杆型3D阵列结构 。 构成：形成彼此平行分离的导电线（BL11，BL12，BL13，BL21，BL22，BL23）。 形成彼此平行分离并与导电线相交的导电板（WP1，WP2，WP3）。 导线和导电板在X，Y和Z方向上限定交叉点。 形成用于存储交叉点之间的位值的非易失性信息存储层图案（SM）。 布置在交叉点中的非易失性信息存储层图案限定单位存储单元。

公开(公告)号：KR101079662B1

公开(公告)日：2011-11-03

申请号：KR1020090050426

申请日：2009-06-08

Applicant: 서울대학교산학협력단

Inventor： 황철성 ,  석준영

IPC: H01L21/8247 ,  G11C13/02 ,  H01L27/115

Abstract: 본발명은정보기록및 판독시에오기와오독의우려가발생하지않는저항변화랜덤액세스메모리및 저항변화랜덤액세스메모리의정보기록방법과판독방법에관한것이다. 본발명에따른저항변화랜덤액세스메모리는 m×n(m, n은 2 이상의자연수) 매트릭스(matrix)를이루도록 m×n 개의불순물영역이형성되어있고, 행방향의불순물영역각각의사이에채널영역이형성되어, 각행 방향으로비트라인이형성되어있는기판을구비한다. 그리고각 채널영역상에순차적으로적층되어있는게이트절연막과게이트전극을구비한다. 그리고각 게이트전극상에형성되며게이트전극과전기적으로연결되는연결전극과, 연결전극상에행 방향으로길게뻗은형상으로형성되며각 행에배치된연결전극을전기적으로연결시키는게이트라인을구비한다. 그리고각 불순물영역상에순차적으로적층되어있는각 불순물영역과전기적으로연결되는하부전극과, 전기신호에의해저항이변화하는물질로이루어진저항변화층과, 각저항변화층상에형성된상부전극을구비한다. 그리고상부전극상에열 방향으로길게뻗은형상으로형성되며, 각열에배치된상부전극을전기적으로연결시키는워드라인을구비한다.