公开(公告)号：KR101415744B1

公开(公告)日：2014-07-09

申请号：KR1020130018146

申请日：2013-02-20

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김완동 ,  김필종 ,  손선익

IPC: G11C5/02 ,  G11C16/08 ,  G11C16/34 ,  H01L27/115

CPC classification number: G11C16/0483 ,  G11C16/06 ,  G11C16/10 ,  G11C16/24 ,  H01L27/2463 ,  G11C16/08 ,  H01L27/2481

Abstract: The present invention relates to a 3D stacked NAND flash memory array and, more specifically, to a 3D stacked NAND flash memory array having an SSL status check building for monitoring a threshold voltage of string selection transistors, a method for monitoring the threshold voltage of the string selection transistors through the SSL status check building, and a method for driving the 3D stacked NAND flash memory array having the SSL status check building.

Abstract translation: 本发明涉及一种3D堆叠NAND闪速存储器阵列，更具体地说，涉及具有用于监视串选择晶体管的阈值电压的SSL状态检查结构的3D堆叠NAND闪速存储器阵列， 通过SSL状态检查建筑的串选择晶体管，以及用于驱动具有SSL状态检查构建的3D堆叠NAND闪存阵列的方法。

公开(公告)号：KR101528806B1

公开(公告)日：2015-06-15

申请号：KR1020140039277

申请日：2014-04-02

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  서주연 ,  김필종 ,  손선익

IPC: H01L27/115

CPC classification number: H01L27/11521

Abstract: 본발명은비트라인이단위빌딩의각 액티브층에전기적으로연결되는 3차원채널적층형낸드플래시메모리어레이에있어서, 비트라인사이의수직방향커패시턴스성분차이를줄이기위한비트라인연결구조를제공한다.

Abstract translation: 本发明涉及一种用于减少位线之间的电容差的3D通道堆叠NAND闪存阵列。 在其中位线电连接到单元建筑物的每个有源层的3D通道堆叠的NAND闪存阵列中，本发明提供了一种位线连接结构，用于减少位线之间的垂直电容成分的差异。