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公开(公告)号：KR102227365B1
公开(公告)日：2021-03-12
申请号：KR1020190109164A
申请日：2019-09-03
Applicant: 서울대학교산학협력단
IPC: H01L27/11519 , H01L27/11521 , H01L29/423 , H01L45/00
CPC classification number: H01L27/11519 , H01L27/11521 , H01L29/4234 , H01L29/7883 , H01L45/085
Abstract: 실시예들에 제1 도전형 반도체 물질로 이루어진 바디; 제2 도전형 반도체 물질로 이루어지며, 상기 바디 상에 형성된 소스 및 드레인; 상기 바디 상에 게이트 절연막을 사이에 두고 형성된 제1 게이트; 상기 바디를 사이에 두고 상기 제1 게이트와 대향하도록 형성된 제2 게이트; 및 상기 바디와 제2 게이트 사이에 형성된 전하저장층을 갖는 절연막 스택을 포함하는 반도체 소자 및 이들로 이루어진 뉴럴 네트워크에서 타겟 반도체 소자의 시냅스 가중치를 제어하는 방법에 관련된다.
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公开(公告)号：KR20210027995A
公开(公告)日：2021-03-11
申请号：KR1020190109164A
申请日：2019-09-03
Applicant: 서울대학교산학협력단
IPC: H01L27/11519 , H01L27/11521 , H01L29/423 , H01L45/00
CPC classification number: H01L27/11519 , H01L27/11521 , H01L29/4234 , H01L29/7883 , H01L45/085
Abstract: 실시예들에 제1 도전형 반도체 물질로 이루어진 바디; 제2 도전형 반도체 물질로 이루어지며, 상기 바디 상에 형성된 소스 및 드레인; 상기 바디 상에 게이트 절연막을 사이에 두고 형성된 제1 게이트; 상기 바디를 사이에 두고 상기 제1 게이트와 대향하도록 형성된 제2 게이트; 및 상기 바디와 제2 게이트 사이에 형성된 전하저장층을 갖는 절연막 스택을 포함하는 반도체 소자 및 이들로 이루어진 뉴럴 네트워크에서 타겟 반도체 소자의 시냅스 가중치를 제어하는 방법에 관련된다.
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公开(公告)号：WO2023085545A1
公开(公告)日：2023-05-19
申请号：PCT/KR2022/010086
申请日：2022-07-12
Applicant: 서울대학교산학협력단 , 인하대학교 산학협력단
Abstract: 본 발명의 일 측면에 따른 하드웨어 기반 인공 신경망 제공 장치는, 복수의 커패시터 기반 시냅스 셀을 포함하며, 각 시냅스 셀은 기록되는 가중치에 따라 정전용량이 가변하는 것인, 시냅스 어레이; 상기 시냅스 어레이의 워드라인에 각각 접속되는 복수의 스위칭 소자를 포함하는 워드라인 선택부; 상기 시냅스 어레이의 비트라인의 일단에 각각 접속되는 복수의 스위칭 소자를 포함하는 비트라인 충전부; 및 상기 시냅스 어레이의 비트라인의 타단에 각각 접속되는 복수의 스위칭 소자를 포함하는 비트라인 방전부를 포함한다.
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公开(公告)号：WO2023080701A1
公开(公告)日：2023-05-11
申请号：PCT/KR2022/017203
申请日：2022-11-04
Applicant: 서울대학교산학협력단
Abstract: 본 발명의 일 측면에 따른 스파이킹 뉴럴 네트워크 제공 장치는 복수의 뉴런 계층과 복수의 시냅스 계층을 모사하고, 스파이크 신호를 처리하며, 각 뉴런 계층에 대해 바이어스를 제공하는 타이밍에 소정의 지연을 적용하는 것이다. 이로 인해, 본 발명에서 제안하는 스파이킹 뉴럴 네트워크 제공 장치는 시냅스 계층이나 뉴런 계층의 레이턴시에 맞춰 바이어스가 인가되기 때문에 과잉 억제 및 발화 현상을 감소시켜, 좀 더 정확하고 빠른 성능의 스파이킹 뉴럴 네트워크를 구현할 수 있다.
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公开(公告)号：WO2023080432A1
公开(公告)日：2023-05-11
申请号：PCT/KR2022/013959
申请日：2022-09-19
Applicant: 서울대학교산학협력단
Abstract: 본 개시의 일 실시예는, 입력부와 출력부를 포함하고, 시냅스 어레이를 통하여 전달되는 신호를 처리하는 뉴런 회로를 제공한다. 상기 입력부는, 상기 시냅스 어레이를 통하여 가중되어 전달되는 신호를 입력 신호로서 수신하여 축적하고, 축적된 입력 신호의 양이 기설정된 임계값 이하가 될 때까지 상기 축적된 입력 신호를 방전하도록 구성된다. 상기 출력부는, 상기 입력부로부터 출력되는 신호를 수신하여 업-카운팅을 수행하고, 이후 다운-카운팅을 수행하는 동안 출력 신호를 발생하도록 구성된다.
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Patent Agency Ranking
公开(公告)号：WO2011096601A1
公开(公告)日：2011-08-11
申请号：PCT/KR2010/000704
申请日：2010-02-05
Applicant: 서울대학교산학협력단 , 박병국 , 윤장근
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L21/28282 , G11C16/0408 , H01L27/11578 , H01L27/11582 , H01L29/66833 , H01L29/792 , H01L29/7926
Abstract: 본 발명은 노아플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 수직으로 적층되면서 각 워드라인을 따라 메모리 셀이 수평으로 나란하게 직렬로 형성되고, 각 층의 워드라인을 수직으로 교차하며 각 셀의 소스/드레인과 컨택하도록 비트라인이 형성되어, 수직으로 쌓아 올리며 얼마든지 메모리 용량을 늘릴 수 있는 적층형 노아플래시 메모리 어레이 및 그 제조방법에 관한 것이다.
Abstract translation: 本发明涉及一种NOR闪存阵列及其制造方法，更具体地说，涉及一种堆叠的NOR闪存阵列及其制造方法，其中存储单元被垂直堆叠并且水平并排放置在一起 沿着每个字线形成一条位线，以垂直于每一层的字线相交，并与每个单元的源极/漏极相接触，从而使存储容量能够通过垂直堆叠所需要的增加。
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公开(公告)号：WO2023080433A1
公开(公告)日：2023-05-11
申请号：PCT/KR2022/013961
申请日：2022-09-19
Applicant: 서울대학교산학협력단
Abstract: 본 개시의 일 실시예는 커런트 미러 회로 및 이를 포함하는 뉴로모픽 장치에 관한 것으로서, 보상 회로를 이용하여 커런트 미러 회로에 이상적인 전류값을 흐르게 하며, 입력 노드의 전압이 증가하여도 커런트 미러 회로의 선형성을 향상시킬 수 있는 커런트 미러 회로 및 이를 포함하는 뉴로모픽 장치를 제공한다.
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公开(公告)号：KR101286707B1
公开(公告)日：2013-07-16
申请号：KR1020120052537
申请日：2012-05-17
Applicant: 서울대학교산학협력단 , 서강대학교산학협력단
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7855 , H01L29/66931 , H01L29/7311 , H01L29/7376
Abstract: PURPOSE: A tunneling field effect transistor having the FINFET structure of an independent dual gate and a fabrication method thereof are provided to increase the driving current without the loss of a separate area by forming a vertical dual gate structure which is electrically separated from both sides of a semiconductor pin. CONSTITUTION: A semiconductor substrate (10) includes a semiconductor pin (14) at a constant height. A p+ region (62) and an n+ region (64) are formed at both sides of the semiconductor substrate. The semiconductor pin is formed between the p+ region and the n+ region. A first gate (52) is formed between one side of the semiconductor pin and the n+ region. A second gate (54) is formed between the other side of the semiconductor pin and the p+ region. The material of the first gate is different from that of the second gate.
Abstract translation: 目的：提供具有独立双栅极的FINFET结构的隧道场效应晶体管及其制造方法，以通过形成垂直双栅极结构来增加驱动电流而不损失单独的面积，所述垂直双栅极结构与 半导体引脚。 构成：半导体衬底（10）包括恒定高度的半导体管脚（14）。 在半导体衬底的两侧形成有p +区域（62）和n +区域（64）。 半导体管脚形成在p +区域和n +区域之间。 第一栅极（52）形成在半导体引脚的一侧和n +区之间。 第二栅极（54）形成在半导体管脚的另一侧和p +区域之间。 第一栅极的材料与第二栅极的材料不同。
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公开(公告)号：WO2023090837A1
公开(公告)日：2023-05-25
申请号：PCT/KR2022/018047
申请日：2022-11-16
Applicant: 서울대학교산학협력단
Abstract: 본 발명의 일 측면에 따른 뉴로모픽 장치는, 시냅스 어레이; 및 상기 시냅스 어레이에 결합되며, 상기 시냅스 어레이의 출력 전류를 축적시키고, 축적된 값이 임계값을 초과하면 스파이크 펄스를 출력시키는 뉴런 회로를 포함하되, 상기 뉴런 회로에서 축적된 전류를 방전시키는 동작을 수행하는 방전 스위칭 소자는 상기 시냅스 어레이를 구성하는 소자와 동종의 시냅스 소자로 이루어진 것이다.
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公开(公告)号：WO2023090611A1
公开(公告)日：2023-05-25
申请号：PCT/KR2022/013956
申请日：2022-09-19
Applicant: 서울대학교산학협력단
IPC: H01L27/088 , H01L29/78 , G06N3/063
Abstract: 본 발명은 오버패스형 반도체 소자에 관한 것으로서, 상기 오버패스형 반도체 소자는 기설정된 높이를 갖는 핀이 형성된 제1 게이트, 상기 제1 게이트 및 상기 핀 상에 형성된 전하 저장층, 상기 전하 저장층 상의 일부분에 형성된 채널층, 상기 채널층 상에 형성된 게이트 절연층 및 상기 게이트 절연층 상에 형성된 제2 게이트를 포함하고, 상기 핀이 상기 제1 게이트의 중심부에서 높이 방향으로 돌출된 형상으로 형성됨에 따라, 상기 채널은 상기 핀을 오버패스하는 형태로 형성된다.
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