公开(公告)号：KR20210032240A

公开(公告)日：2021-03-24

申请号：KR1020190113760A

申请日：2019-09-16

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  김관호 ,  최재웅 ,  이주희

IPC: H01L29/792 ,  H01L21/02 ,  H01L29/51

CPC classification number: H01L29/792 ,  H01L21/02164 ,  H01L21/02178 ,  H01L21/02181 ,  H01L21/02263 ,  H01L29/513

Abstract: 본 발명에 따른 제1 실시예의 부성미분저항 소자 제조방법은 기판상에 제1 반도체를 형성시키는 제1 단계; 상기 제1 반도체의 일측 상부에 접하도록 제2 반도체를 형성시키는 제2 단계; 상기 반도체의 일측 하부에 접하도록 제3 반도체를 상기 제2 반도체와 소정 간격만큼 이격되게 형성시키는 제3 단계; 및 상기 제1 반도체의 타측과 기 제2 및 제3 반도체가 형성된 일측에 금속전극을 형성시키는 제4단계;를 포함하여 칩을 차지하는 부성미분저항 소자의 면적이 크게 증가하지 않으면서 3개 이상의 논리 상태를 표현할 수 있는 다진법 논리회로를 구현하는데 활용될 수 있는 효과가 있다.

公开(公告)号：KR102234174B1

公开(公告)日：2021-04-01

申请号：KR1020190113760A

申请日：2019-09-16

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  김관호 ,  최재웅 ,  이주희

IPC: H01L29/792 ,  H01L21/02 ,  H01L29/51

CPC classification number: H01L29/792 ,  H01L21/02164 ,  H01L21/02178 ,  H01L21/02181 ,  H01L21/02263 ,  H01L29/513

Abstract: 본 발명에 따른 제1 실시예의 부성미분저항 소자 제조방법은 기판상에 제1 반도체를 형성시키는 제1 단계; 상기 제1 반도체의 일측 상부에 접하도록 제2 반도체를 형성시키는 제2 단계; 상기 반도체의 일측 하부에 접하도록 제3 반도체를 상기 제2 반도체와 소정 간격만큼 이격되게 형성시키는 제3 단계; 및 상기 제1 반도체의 타측과 기 제2 및 제3 반도체가 형성된 일측에 금속전극을 형성시키는 제4단계;를 포함하여 칩을 차지하는 부성미분저항 소자의 면적이 크게 증가하지 않으면서 3개 이상의 논리 상태를 표현할 수 있는 다진법 논리회로를 구현하는데 활용될 수 있는 효과가 있다.

公开(公告)号：WO2021054728A1

公开(公告)日：2021-03-25

申请号：PCT/KR2020/012520

申请日：2020-09-16

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  김관호 ,  최재웅 ,  이주희

IPC: H01L27/26 ,  H01L47/00

Abstract: 본 발명에 따른 제1 실시예의 부성미분저항 소자 제조방법은 기판상에 제1 반도체를 형성시키는 제1 단계; 상기 제1 반도체의 일측 상부에 접하도록 제2 반도체를 형성시키는 제2 단계; 상기 반도체의 일측 하부에 접하도록 제3 반도체를 상기 제2 반도체와 소정 간격만큼 이격되게 형성시키는 제3 단계; 및 상기 제1 반도체의 타측과 기 제2 및 제3 반도체가 형성된 일측에 금속전극을 형성시키는 제4단계;를 포함하여 칩을 차지하는 부성미분저항 소자의 면적이 크게 증가하지 않으면서 3개 이상의 논리 상태를 표현할 수 있는 다진법 논리회로를 구현하는데 활용될 수 있는 효과가 있다.

公开(公告)号：KR1020210032240A

公开(公告)日：2021-03-24

申请号：KR1020190113760

申请日：2019-09-16

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  김관호 ,  최재웅 ,  이주희

IPC: H01L29/792 ,  H01L21/02 ,  H01L29/51

Abstract: 본발명에따른제1 실시예의부성미분저항소자제조방법은기판상에제1 반도체를형성시키는제1 단계; 상기제1 반도체의일측상부에접하도록제2 반도체를형성시키는제2 단계; 상기반도체의일측하부에접하도록제3 반도체를상기제2 반도체와소정간격만큼이격되게형성시키는제3 단계; 및상기제1 반도체의타측과기 제2 및제3 반도체가형성된일측에금속전극을형성시키는제4단계;를포함하여칩을차지하는부성미분저항소자의면적이크게증가하지않으면서 3개이상의논리상태를표현할수 있는다진법논리회로를구현하는데활용될수 있는효과가있다.

公开(公告)号：KR102234174B1

公开(公告)日：2021-04-01

申请号：KR1020190113760

申请日：2019-09-16

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  김관호 ,  최재웅 ,  이주희

IPC: H01L29/792 ,  H01L21/02 ,  H01L29/51

Abstract: 본발명에따른제1 실시예의부성미분저항소자제조방법은기판상에제1 반도체를형성시키는제1 단계; 상기제1 반도체의일측상부에접하도록제2 반도체를형성시키는제2 단계; 상기반도체의일측하부에접하도록제3 반도체를상기제2 반도체와소정간격만큼이격되게형성시키는제3 단계; 및상기제1 반도체의타측과기 제2 및제3 반도체가형성된일측에금속전극을형성시키는제4단계;를포함하여칩을차지하는부성미분저항소자의면적이크게증가하지않으면서 3개이상의논리상태를표현할수 있는다진법논리회로를구현하는데활용될수 있는효과가있다.