公开(公告)号：KR102223019B1

公开(公告)日：2021-03-05

申请号：KR1020190127835A

申请日：2019-10-15

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  최재웅 ,  김관호 ,  막심

IPC: H01L29/749 ,  H01L21/02 ,  H01L21/28 ,  H01L29/267 ,  H01L29/87

CPC classification number: H01L29/749 ,  H01L21/0226 ,  H01L21/28194 ,  H01L21/31111 ,  H01L29/267 ,  H01L29/87

Abstract: 본 발명에 따른 다중 부성미분 전달전도 특성 소자는 기판 전도부; 상기 기판 전도부 상에 적층되어 형성된 게이트 절연층; 서로 상이한 문턱 전압을 가지며 상기 게이트 절연층 상에 수평방향으로 직렬로 연결되어 형성된 제1, 제2, 제3 반도체; 및 상기 제1 반도체와 상기 제3 반도체 양단에 형성되는 전극;을 포함하여, 하나의 소자 내에서 세 개 이상의 반도체 물질의 접합을 형성하여 여러 개의 피크 및 밸리 특성을 가져, 칩을 차지하는 부성미분 전달전도 소자의 면적이 크게 증가하지 않으면서 4개 이상의 논리 상태를 표현할 수 있는 다진법 논리회로를 구현(예를 들면, 1개의 다중 부성미분 전달전도 소자에 1개의 트랜지스터를 연결하면 4진법 인버터 혹은 4진법 메모리를 구현)하는데 활용되어 칩을 저전력화, 소형화, 및 고속화시키는 효과가 있다.

公开(公告)号：KR20210032240A

公开(公告)日：2021-03-24

申请号：KR1020190113760A

申请日：2019-09-16

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  김관호 ,  최재웅 ,  이주희

IPC: H01L29/792 ,  H01L21/02 ,  H01L29/51

CPC classification number: H01L29/792 ,  H01L21/02164 ,  H01L21/02178 ,  H01L21/02181 ,  H01L21/02263 ,  H01L29/513

Abstract: 본 발명에 따른 제1 실시예의 부성미분저항 소자 제조방법은 기판상에 제1 반도체를 형성시키는 제1 단계; 상기 제1 반도체의 일측 상부에 접하도록 제2 반도체를 형성시키는 제2 단계; 상기 반도체의 일측 하부에 접하도록 제3 반도체를 상기 제2 반도체와 소정 간격만큼 이격되게 형성시키는 제3 단계; 및 상기 제1 반도체의 타측과 기 제2 및 제3 반도체가 형성된 일측에 금속전극을 형성시키는 제4단계;를 포함하여 칩을 차지하는 부성미분저항 소자의 면적이 크게 증가하지 않으면서 3개 이상의 논리 상태를 표현할 수 있는 다진법 논리회로를 구현하는데 활용될 수 있는 효과가 있다.

公开(公告)号：KR102234174B1

公开(公告)日：2021-04-01

申请号：KR1020190113760A

申请日：2019-09-16

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  김관호 ,  최재웅 ,  이주희

IPC: H01L29/792 ,  H01L21/02 ,  H01L29/51

CPC classification number: H01L29/792 ,  H01L21/02164 ,  H01L21/02178 ,  H01L21/02181 ,  H01L21/02263 ,  H01L29/513

Abstract: 본 발명에 따른 제1 실시예의 부성미분저항 소자 제조방법은 기판상에 제1 반도체를 형성시키는 제1 단계; 상기 제1 반도체의 일측 상부에 접하도록 제2 반도체를 형성시키는 제2 단계; 상기 반도체의 일측 하부에 접하도록 제3 반도체를 상기 제2 반도체와 소정 간격만큼 이격되게 형성시키는 제3 단계; 및 상기 제1 반도체의 타측과 기 제2 및 제3 반도체가 형성된 일측에 금속전극을 형성시키는 제4단계;를 포함하여 칩을 차지하는 부성미분저항 소자의 면적이 크게 증가하지 않으면서 3개 이상의 논리 상태를 표현할 수 있는 다진법 논리회로를 구현하는데 활용될 수 있는 효과가 있다.

公开(公告)号：WO2020111752A3

公开(公告)日：2020-06-04

申请号：PCT/KR2019/016418

申请日：2019-11-27

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  최재웅 ,  김관호 ,  이성주 ,  임지혜 ,  안드레예프막심

IPC: H01L45/00

Abstract: 본 발명의 일 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자는 기판, 기판 상에 형성된 게이트 전극, 게이트 전극상에 형성된 절연층, 절연층 상에 형성된 소스 전극 물질층, 절연층 상에 형성되고, 소스 전극 물질층과 이종 접합하도록 형성된 반도체 물질층, 소스 전극 물질층 상에 형성된 소스 전극 및 반도체 물질층 상에 형성된 드레인 전극을 포함하되, 소스 전극 물질층은 게이트 전극을 통해 인가되는 게이트 전압에 따라 일함수가 조절되는 것이고, 게이트 전압의 크기에 따라 부성 미분 전달컨덕턴스 특성을 나타내는 것이다.

公开(公告)号：WO2020045919A1

公开(公告)日：2020-03-05

申请号：PCT/KR2019/010842

申请日：2019-08-26

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  김진옥 ,  김관호 ,  구지완

IPC: H01L21/768 ,  H01L29/417 ,  H01L29/423

Abstract: 본 발명의 제 1 측면에 따른 반도체 소자는 반도체층 및 반도체층과 요철 구조를 갖도록 접촉된 하나 이상의 금속 전극을 포함하되, 반도체층은 금속 전극의 일부가 삽입되는 삽입부를 포함하고, 반도체층의 삽입부는 반도체층의 표면으로부터 소정의 깊이 만큼 함몰된 것으로, 복수의 격자점과 각 격자점을 꼭지점으로 하는 복수의 다각형이 서로 인접하게 반복 배치된 패턴을 갖도록 형성된 것이고, 금속 전극의 일부는 금속 전극의 표면으로부터 소정의 깊이와 일치하도록 돌출된 소정의 높이를 갖는 것으로, 삽입부의 패턴과 대응하는 패턴을 가진 것이다.

公开(公告)号：WO2020111752A2

公开(公告)日：2020-06-04

申请号：PCT/KR2019/016418

申请日：2019-11-27

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  최재웅 ,  김관호 ,  이성주 ,  임지혜 ,  안드레예프막심

IPC: H01L45/00

Abstract: 본 발명의 일 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자는 기판, 기판 상에 형성된 게이트 전극, 게이트 전극상에 형성된 절연층, 절연층 상에 형성된 소스 전극 물질층, 절연층 상에 형성되고, 소스 전극 물질층과 이종 접합하도록 형성된 반도체 물질층, 소스 전극 물질층 상에 형성된 소스 전극 및 반도체 물질층 상에 형성된 드레인 전극을 포함하되, 소스 전극 물질층은 게이트 전극을 통해 인가되는 게이트 전압에 따라 일함수가 조절되는 것이고, 게이트 전압의 크기에 따라 부성 미분 전달컨덕턴스 특성을 나타내는 것이다.

公开(公告)号：WO2021054728A1

公开(公告)日：2021-03-25

申请号：PCT/KR2020/012520

申请日：2020-09-16

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  김관호 ,  최재웅 ,  이주희

IPC: H01L27/26 ,  H01L47/00

Abstract: 본 발명에 따른 제1 실시예의 부성미분저항 소자 제조방법은 기판상에 제1 반도체를 형성시키는 제1 단계; 상기 제1 반도체의 일측 상부에 접하도록 제2 반도체를 형성시키는 제2 단계; 상기 반도체의 일측 하부에 접하도록 제3 반도체를 상기 제2 반도체와 소정 간격만큼 이격되게 형성시키는 제3 단계; 및 상기 제1 반도체의 타측과 기 제2 및 제3 반도체가 형성된 일측에 금속전극을 형성시키는 제4단계;를 포함하여 칩을 차지하는 부성미분저항 소자의 면적이 크게 증가하지 않으면서 3개 이상의 논리 상태를 표현할 수 있는 다진법 논리회로를 구현하는데 활용될 수 있는 효과가 있다.

公开(公告)号：KR1020210032240A

公开(公告)日：2021-03-24

申请号：KR1020190113760

申请日：2019-09-16

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  김관호 ,  최재웅 ,  이주희

IPC: H01L29/792 ,  H01L21/02 ,  H01L29/51

Abstract: 본발명에따른제1 실시예의부성미분저항소자제조방법은기판상에제1 반도체를형성시키는제1 단계; 상기제1 반도체의일측상부에접하도록제2 반도체를형성시키는제2 단계; 상기반도체의일측하부에접하도록제3 반도체를상기제2 반도체와소정간격만큼이격되게형성시키는제3 단계; 및상기제1 반도체의타측과기 제2 및제3 반도체가형성된일측에금속전극을형성시키는제4단계;를포함하여칩을차지하는부성미분저항소자의면적이크게증가하지않으면서 3개이상의논리상태를표현할수 있는다진법논리회로를구현하는데활용될수 있는효과가있다.

公开(公告)号：KR102234174B1

公开(公告)日：2021-04-01

申请号：KR1020190113760

申请日：2019-09-16

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  김관호 ,  최재웅 ,  이주희

IPC: H01L29/792 ,  H01L21/02 ,  H01L29/51

Abstract: 본발명에따른제1 실시예의부성미분저항소자제조방법은기판상에제1 반도체를형성시키는제1 단계; 상기제1 반도체의일측상부에접하도록제2 반도체를형성시키는제2 단계; 상기반도체의일측하부에접하도록제3 반도체를상기제2 반도체와소정간격만큼이격되게형성시키는제3 단계; 및상기제1 반도체의타측과기 제2 및제3 반도체가형성된일측에금속전극을형성시키는제4단계;를포함하여칩을차지하는부성미분저항소자의면적이크게증가하지않으면서 3개이상의논리상태를표현할수 있는다진법논리회로를구현하는데활용될수 있는효과가있다.

公开(公告)号：KR102223019B1

公开(公告)日：2021-03-05

申请号：KR1020190127835

申请日：2019-10-15

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  최재웅 ,  김관호 ,  막심

IPC: H01L29/749 ,  H01L29/87 ,  H01L29/267 ,  H01L21/02 ,  H01L21/28

Abstract: 본발명에따른다중부성미분전달전도특성소자는기판전도부; 상기기판전도부상에적층되어형성된게이트절연층; 서로상이한문턱전압을가지며상기게이트절연층상에수평방향으로직렬로연결되어형성된제1, 제2, 제3 반도체; 및상기제1 반도체와상기제3 반도체양단에형성되는전극;을포함하여, 하나의소자내에서세 개이상의반도체물질의접합을형성하여여러개의피크및 밸리특성을가져, 칩을차지하는부성미분전달전도소자의면적이크게증가하지않으면서 4개이상의논리상태를표현할수 있는다진법논리회로를구현(예를들면, 1개의다중부성미분전달전도소자에 1개의트랜지스터를연결하면 4진법인버터혹은 4진법메모리를구현)하는데활용되어칩을저전력화, 소형화, 및고속화시키는효과가있다.