公开(公告)号：KR100889607B1

公开(公告)日：2009-03-20

申请号：KR1020070081465

申请日：2007-08-13

Applicant: 성균관대학교산학협력단

Inventor： 정일섭 ,  김교혁 ,  이철우 ,  전흥우 ,  박동규

IPC: H01L21/336 ,  H01L29/78

Abstract: 본 발명은 수직 실린더형 트랜지스터의 제조방법은 이온 주입(Ion-implantation) 공정을 통해 채널 층을 형성하고, 포토 리소그라피(Photo lithography) 공정과 식각(Etching) 공정을 이용하여 실린더 기둥을 형성한다. 그리고, 본 발명에 따른 수직 실린더형 트랜지스터의 제조방법은 드레인 전극의 형성에 있어서 더미 드레인층을 형성하고 이를 제거하여 더미 공간을 형성함으로써 드레인 단자를 형성한다. 이에 따라, 단위 셀 면적을 감소시켜 고집적화가 가능하고, 채널의 길이 및 폭의 조절이 용이하며, 전기적 특성 및 신뢰성이 향상된다. 또한, 채널의 길이 및 폭의 조절이 용이하여 단 채널 효과에서 기인하는 펀치 쓰루(Punch through), 채널 캐리어 이동도(Carrier mobility) 등이 개선되며, 협 채널 효과에 기인하는 문턱 전압(Threshold voltage)을 감소시킬 수 있다. 결과적으로, 단 채널 효과 및 협 채널 효과를 효율적으로 억제할 수 있는 수직 실린더형 트랜지스터, 특히, 전계 효과 트랜지스터(FET : Filed Effect Transistor)가 제공되어 MOS 트랜지스터로의 동작 특성을 개선할 수 있게 된다.

公开(公告)号：KR1020090017046A

公开(公告)日：2009-02-18

申请号：KR1020070081465

申请日：2007-08-13

Applicant: 성균관대학교산학협력단

Inventor： 정일섭 ,  김교혁 ,  이철우 ,  전흥우 ,  박동규

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66666 ,  H01L21/823487 ,  H01L29/7827

Abstract: A manufacturing method of vertical cylinder type transistor using dummy drain layer is provided to reduce the unit cell area and to easily control the length and the width of channel. The base substrate has with a plurality of source forming layers(13), the channel forming layer, dummy drain forming layer and the mask forming layer. A plurality of mask patterns has the mask layer and the dummy drain layer on the surface of the channel forming layer. The source electrode(21) is formed by etching the source forming layer on the board layer and is connected to the source layer(12a) of the cylinder column. The dummy space is formed by removing the dummy drain layer. The second semiconductor film is formed in the inside of the dummy space and the surface of the third silicon oxide layer(26a). A plurality of drain electrodes(28) is arranged to cross the surface of the third silicon oxide layer.

Abstract translation: 提供了使用虚拟漏极层的垂直圆筒型晶体管的制造方法，以减小单元电池面积并且容易地控制通道的长度和宽度。 基底具有多个源极形成层（13），沟道形成层，虚拟漏极形成层和掩模形成层。 多个掩模图案在沟道形成层的表面上具有掩模层和虚设漏极层。 源电极（21）通过蚀刻板层上的源极形成层并连接到气缸柱的源极层（12a）而形成。 通过去除虚设漏极层形成虚拟空间。 第二半导体膜形成在虚拟空间的内部和第三氧化硅层（26a）的表面。 多个漏电极（28）布置成与第三氧化硅层的表面交叉。