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公开(公告)号：KR1020090081203A
公开(公告)日：2009-07-28
申请号：KR1020080007162
申请日：2008-01-23
Applicant: 성균관대학교산학협력단
CPC classification number: G11C11/412 , H03K3/012 , H03K3/356121
Abstract: A clock based data storing device, a dual pulse generator, and the data storing device are provided to improve a switching speed by controlling a pull-up output and a pull-down output through a first dynamic node and a second dynamic node. A dual pulse generator(10) outputs a first clock signal corresponding to the inversion of the clock signal and a second clock signal corresponding to the clock signal by using a delay clock signal. A data storing device(20) includes a pull up unit(22), a pull down unit(24), and a latch unit(26). The pull up unit outputs the pull up output signal to an output terminal based on the first clock signal and the input data signal. The pull down unit outputs the pull down output signal to the output terminal based on the second clock signal and the input data signal. The latch unit is arranged between the output terminal, and the pull up unit and the pull down unit. The latch unit stores at least one output signal outputted from the pull up unit and the pull down unit.
Abstract translation: 提供基于时钟的数据存储装置，双脉冲发生器和数据存储装置，以通过通过第一动态节点和第二动态节点控制上拉输出和下拉输出来提高切换速度。 双脉冲发生器（10）通过使用延迟时钟信号输出对应于时钟信号的反相的第一时钟信号和对应于时钟信号的第二时钟信号。 数据存储装置（20）包括上拉单元（22），下拉单元（24）和锁存单元（26）。 上拉单元基于第一时钟信号和输入数据信号将上拉输出信号输出到输出端。 下拉单元基于第二时钟信号和输入数据信号将下拉输出信号输出到输出端子。 闩锁单元布置在输出端子，上拉单元和下拉单元之间。 锁存单元存储从上拉单元和下拉单元输出的至少一个输出信号。
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公开(公告)号：KR100922696B1
公开(公告)日：2009-10-20
申请号：KR1020080007162
申请日：2008-01-23
Applicant: 성균관대학교산학협력단
CPC classification number: G11C11/412 , H03K3/012 , H03K3/356121
Abstract: 본 발명은 듀얼 펄스 생성 장치와, 두 개의 선행 충/방전 다이나믹노드를 갖는 데이터 저장 장치와, 이들을 포함하는 클럭 기반의 데이터 저장 장치가 개시되어 있다. 본 발명의 클럭 기반의 데이터 저장 장치는, 클럭신호를 지연시킨 후, 상기 지연시킨 지연클럭신호를 이용하여 상기 클럭신호의 천이 시에, 상기 클럭신호의 반전에 대응하는 제1클럭신호와 상기 클럭신호에 대응하는 제2클럭신호를 출력하는 듀얼펄스생성부와, 상기 듀얼펄스생성부로부터 출력되는 상기 제1클럭신호와 입력되는 입력데이터신호에 기초하여, 풀업 출력신호를 출력단으로 출력하는 풀업부와, 상기 듀얼펄스생성부로부터 출력되는 상기 제2클럭신호와 입력되는 입력데이터신호에 기초하여, 풀다운 출력신호를 상기 출력단으로 출력하는 풀다운부와, 상기 풀업부 및 상기 풀다운부와 상기 출력단 사이에 마련되어, 상기 풀업부와 상기 풀다운부로부터 출력되는 적어도 하나의 출력신호를 저장하는 래치부를 포함한다.
플립플롭, 다이나믹노드, 캐패시턴스, 듀얼-
公开(公告)号：KR101041278B1
公开(公告)日：2011-06-14
申请号：KR1020090001839
申请日：2009-01-09
Applicant: 성균관대학교산학협력단
IPC: H03K17/04 , H03K17/687
CPC classification number: H03K19/01735
Abstract: 본 발명은 타이밍 크리티컬패스인 프리차지 노드로부터 부트스트래핑 회로부를 분리시킴에 따라 스위치 성능을 향상시키고, 상보신호를 출력할 때, 하나의 부트스트래핑 회로부를 이용함에 따라 면적을 줄일 수 있는 부트스트래핑 기술을 이용한 상보 신호 출력 장치를 제공하는 것으로서, 이를 위해 본 발명은, 입력신호에 따라 차동신호를 생성하는 차동 논리부와 상기 차동신호에 따라 상보 신호를 출력하는 적어도 하나 이상의 출력 노드 및 상기 하나 이상의 출력 노드가 공유하고, 상기 상보신호를 증폭하는 부트스트래핑 회로부를 포함한다.
부트스트랩, 상보 신호, 차동-
公开(公告)号：KR1020100082506A
公开(公告)日：2010-07-19
申请号：KR1020090001839
申请日：2009-01-09
Applicant: 성균관대학교산학협력단
IPC: H03K17/04 , H03K17/687
CPC classification number: H03K19/01735
Abstract: PURPOSE: By improving the structure of the apparatus for outputting the bootstrapping circuit part and complementary signal it can reduce the area and the complementary signal output device can raise the switching speed. CONSTITUTION: According to the differential logic unit(100) is the input signal, the differential signal is created. According to one or more output node is the differential signal, the complementary signal is outputted. The bootstrapping circuit part(300) holds in common one or more output nodes. The bootstrapping circuit part amplifies the complementary signal. One or more output nodes(210, 220) is connected in parallel with the bootstrapping circuit.
Abstract translation: 目的：通过改善输出自举电路部分和互补信号的装置的结构，可以减小面积，互补信号输出装置可以提高开关速度。 构成：根据差分逻辑单元（100）是输入信号，产生差分信号。 根据一个或多个输出节点是差分信号，输出互补信号。 自举电路部分（300）保持共同的一个或多个输出节点。 自举电路部分放大互补信号。 一个或多个输出节点（210,220）与引导电路并联连接。
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