公开(公告)号：KR1020090105911A

公开(公告)日：2009-10-07

申请号：KR1020097010770

申请日：2008-01-10

Applicant: 소이텍

Inventor： 아스파베르나르 ,  라가헤블랑샤르크리스텔레 ,  수비니콜라

IPC: B81C1/00

CPC classification number: B81C1/00952 ,  B81B3/001 ,  B81C2201/115

Abstract: The invention relates to a process of forming a rough interface (12) in a semiconductor substrate (2), comprising: the formation, on a surface (4) of said substrate, of a zone of irregularities (8) in or on an oxide or a material (6) that may be oxidized, the formation of roughnesses in or on the semiconductor substrate (2) by thermal oxidation of or through this material or this oxide (6) and a part of the semiconductor substrate.

Abstract translation: 本发明涉及在半导体衬底（2）中形成粗糙界面（12）的方法，包括：在所述衬底的表面（4）上形成在氧化物中或氧化物上的不规则区域（8） 或可能被氧化的材料（6），通过或通过该材料或该氧化物（6）和半导体衬底的一部分的热氧化在半导体衬底（2）中或之上形成粗糙度。

公开(公告)号：KR1020160031489A

公开(公告)日：2016-03-22

申请号：KR1020167001033

申请日：2014-06-24

Applicant: 소이텍

Inventor： 브뢰까르마르셀 ,  라두이오누트 ,  라가헤블랑샤르크리스텔레

IPC: H01L27/146 ,  H01L23/544 ,  H01L21/027

CPC classification number: H01L21/76254 ,  H01L23/544 ,  H01L27/14687 ,  H01L2223/54426 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 본발명은디바이스를위치시키는프로세스에있어서, a) 디바이스층(40) 및정렬마크들(50)을포함하는, 캐리어기판(10)을제공하는단계; b) 도너기판(60)을제공하는단계; c) 도너기판(60)에, 유용한층(80)의범위를규정하는취약영역(70)을형성하는단계; d) 도너기판(60) 및캐리어기판(10)을조립하는단계; 및 e) 유용한층(80)을디바이스층(40)에전사하기위해, 취약영역(70)에서도너기판(60)을파단하는단계;를포함하고, 정렬마크들(50)은디바이스층(40)에상에형성된공동들(90)에배치되고, 공동들(90)은, 디바이스층(40)의자유표면과같은높이의개구를가지는것을특징으로하는디바이스를위치시키는프로세스에관한것이다.

Abstract translation: 本公开涉及一种用于定位设备的方法，该方法包括以下步骤：a）提供载体衬底，其包括：器件层; 和对准标记; b）提供供体底物; c）在施主衬底中形成弱区，限定有用层的弱区; d）组装供体衬底和载体衬底; 以及e）在所述弱区中破坏所述施主衬底，以将所述有用层转移到所述器件层; 其中对准标记被放置在形成在器件层中的空腔中，空腔具有与器件层的自由表面齐平的孔。

公开(公告)号：KR102218891B1

公开(公告)日：2021-02-24

申请号：KR1020167001033

申请日：2014-06-24

Applicant: 소이텍

Inventor： 브뢰까르마르셀 ,  라두이오누트 ,  라가헤블랑샤르크리스텔레

IPC: H01L27/146 ,  H01L23/544 ,  H01L21/027

Abstract: 본발명은디바이스를위치시키는프로세스에있어서, a) 디바이스층(40) 및정렬마크들(50)을포함하는, 캐리어기판(10)을제공하는단계; b) 도너기판(60)을제공하는단계; c) 도너기판(60)에, 유용한층(80)의범위를규정하는취약영역(70)을형성하는단계; d) 도너기판(60) 및캐리어기판(10)을조립하는단계; 및 e) 유용한층(80)을디바이스층(40)에전사하기위해, 취약영역(70)에서도너기판(60)을파단하는단계;를포함하고, 정렬마크들(50)은디바이스층(40)에상에형성된공동들(90)에배치되고, 공동들(90)은, 디바이스층(40)의자유표면과같은높이의개구를가지는것을특징으로하는디바이스를위치시키는프로세스에관한것이다.

公开(公告)号：KR1020090105910A

公开(公告)日：2009-10-07

申请号：KR1020097010768

申请日：2008-01-10

Applicant: 소이텍

Inventor： 아스파베르나르 ,  라가헤블랑샤르크리스텔레 ,  수비니콜라

IPC: B81C1/00

CPC classification number: B81B3/001 ,  B81C1/00952 ,  B81C2201/115

Abstract: The invention relates to a process for forming a semiconductor component with a buried rough interface comprising: a) the formation of a rough interface (22) of predetermined roughness R2 in a first semiconductor substrate (16), with: * the selection of a semiconductor substrate (16), presenting a surface (14) with roughness R1>R2, * a thermal oxidation step for this substrate until an oxide-semiconductor interface (22) of roughness R2 is obtained, b) preparation of the oxidized surface of this first semiconductor substrate in view of assembly with a second substrate, c) the assembly of the surface of the oxide and of the second substrate.

Abstract translation: 本发明涉及一种用于形成具有掩埋粗糙界面的半导体部件的方法，包括：a）在第一半导体衬底（16）中形成预定粗糙度R2的粗糙界面（22），其中：*选择半导体 衬底（16），其具有粗糙度R1> R2的表面（14），*用于该衬底的热氧化步骤，直到获得粗糙度R2的氧化物半导体界面（22），b）制备该第一 半导体衬底，与第二衬底组装，c）氧化物和第二衬底的表面的组装。