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公开(公告)号:WO2023075495A1
公开(公告)日:2023-05-04
申请号:PCT/KR2022/016683
申请日:2022-10-28
Applicant: 숙명여자대학교산학협력단
IPC: G06N3/063 , G06N3/08 , G06N3/04 , G06F12/06 , G11C11/419 , G11C11/412
Abstract: 본 발명에 따른 인공 신경망 가속기를 위한 임베디드 메모리는, 비트 인터리빙 구조로 구동되는 SRAM 메모리; 및 상기 SRAM 메모리의 읽기 동작과 쓰기 동작을 수행하는 제어부를 포함하되, 상기 제어부는 읽기 동작 모드의 실행에 따라, 읽기 대상 셀들의 비트라인을 모두 프리차지시키고, 읽기 대상 셀들에 연결된 워드라인을 일정시간 동안 활성화시킨 후, 순차적 메모리 주소 접근에 따라, 동일 먹스에 접속된 읽기 대상 셀들에 대해 순차적으로 읽기 동작을 수행한다.