公开(公告)号：KR100683436B1

公开(公告)日：2007-02-20

申请号：KR1020040066950

申请日：2004-08-25

Applicant: 숭실대학교산학협력단

Inventor： 장훈 ,  심은성 ,  이정민 ,  이찬영

IPC: G11C29/00

Abstract: 본 발명은 메모리 자체 테스트 회로 생성기에 관한 것으로, 보다 자세하게는 사용자에게 메모리 구조와 메모리 테스트 알고리즘의 정보를 입력받아 자동으로 BIST IP를 생성해 주는 CAD 툴에 관한 것이다.
본 발명의 메모리 자체 테스트 회로 생성기는 메모리 자체 테스트를 위한 메모리 모델 설정 정보를 입력 받아 메모리 모델을 기술하는 단계; 상기 메모리 모델 기술 단계에서 테스트하기 위해 생성된 메모리 모델을 등록하는 메모리 구성 단계; 메모리 테스트에 적용할 알고리즘을 고장별로 선택하거나 종래의 알고리즘 중에서 선택하는 알고리즘 구성 단계 및 상기의 선택된 메모리 모델 및 테스트 알고리즘을 적용하여 시스템 온 칩에 내장 가능한 BIST Verilog 파일을 생성 및 출력하는 BIST IP 생성 단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 메모리 자체 테스트 회로 생성기는 사용자에게 메모리 구조와 메모리 테스트 알고리즘의 정보를 입력받아 자동으로 BIST IP를 생성함으로써 반도체 집적 메모리의 모델 및 개수에 상관없이 효율적으로 테스트할 수 있는 효과가 있다.
메모리 테스트, BIST, 회로 생성기

公开(公告)号：KR1020050097255A

公开(公告)日：2005-10-07

申请号：KR1020040022502

申请日：2004-04-01

Applicant: 숭실대학교산학협력단

Inventor： 장훈 ,  박재흥 ,  김문준 ,  이정민

IPC: G01R31/3183

CPC classification number: G01R31/3183 ,  G01R31/318328 ,  G01R31/318371

Abstract: 본 발명은 종래의 방법이 제공하는 연결선 테스트 및 GB 문제를 해결하고, 또한 연결선의 지연고장 테스트를 어떤 경우라도 완벽하게 수행할 수 있는 테스트패턴 생성 기법을 제안한다. GB 영향에 따른 경계주사 오동작 문제 및 연결선의 지연고장 검출을 동시에 고려하기 위해서, 종래의 방법에서 제공하는 기능을 모두 만족하면서 연결선의 지연고장을 검출할 수 있는 테스트패턴을 생성해야 한다. 이를 위해서 본 발명에서는 기존의 GB 문제만을 고려한 기법 중 1단계인 코드워드 선택 과정은 그대로 적용하고, 2단계인 테스트패턴 재정렬 과정만을 교체하는 알고리즘을 제안한다.

公开(公告)号：KR100671435B1

公开(公告)日：2007-01-19

申请号：KR1020040022502

申请日：2004-04-01

Applicant: 숭실대학교산학협력단

Inventor： 장훈 ,  박재흥 ,  김문준 ,  이정민

IPC: G01R31/3183

Abstract: 본 발명은 종래의 테스트패턴 재정렬 방법의 문제점인 연결선 테스트 및 GB 문제를 해결하고, 또한 연결선의 지연고장 테스트를 어떤 경우라도 완벽하게 수행할 수 있는 테스트패턴 재정렬 방법을 제안한다. GB 영향에 따른 경계주사 오동작 문제 및 연결선의 지연고장 검출을 동시에 고려하기 위해서, 종래의 방법에서 제공하는 기능을 모두 만족하면서 연결선의 지연고장을 검출할 수 있는 테스트패턴을 생성해야 한다. 이를 위해서 본 발명에서는 기존의 GB 문제만을 고려한 기법 중 1단계인 코드워드 선택 과정은 그대로 적용하고, 2단계인 테스트패턴 재정렬 과정이 변경되는 알고리즘을 제안한다.
접지바운스, 그라운드바운스, GB, 경계주사, 테스트패턴

公开(公告)号：KR1020060018542A

公开(公告)日：2006-03-02

申请号：KR1020040066950

申请日：2004-08-25

Applicant: 숭실대학교산학협력단

Inventor： 장훈 ,  심은성 ,  이정민 ,  이찬영

IPC: G11C29/00

Abstract: 본 발명은 메모리 자체 테스트 회로 생성기에 관한 것으로, 보다 자세하게는 사용자에게 메모리 구조와 메모리 테스트 알고리즘의 정보를 입력받아 자동으로 BIST IP를 생성해 주는 CAD 툴에 관한 것이다.
본 발명의 메모리 자체 테스트 회로 생성기는 메모리 자체 테스트를 위한 메모리 모델 설정 정보를 입력 받아 메모리 모델을 기술하는 단계; 상기 메모리 모델 기술 단계에서 테스트하기 위해 생성된 메모리 모델을 등록하는 메모리 구성 단계; 메모리 테스트에 적용할 알고리즘을 고장별로 선택하거나 종래의 알고리즘 중에서 선택하는 알고리즘 구성 단계 및 상기의 선택된 메모리 모델 및 테스트 알고리즘을 적용하여 시스템 온 칩에 내장 가능한 BIST Verilog 파일을 생성 및 출력하는 BIST IP 생성 단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 메모리 자체 테스트 회로 생성기는 사용자에게 메모리 구조와 메모리 테스트 알고리즘의 정보를 입력받아 자동으로 BIST IP를 생성함으로써 반도체 집적 메모리의 모델 및 개수에 상관없이 효율적으로 테스트할 수 있는 효과가 있다.
메모리 테스트, BIST, 회로 생성기

公开(公告)号：KR100959055B1

公开(公告)日：2010-05-20

申请号：KR1020070099872

申请日：2007-10-04

Applicant: 한국전자통신연구원 ,  숭실대학교산학협력단

Inventor： 박장현 ,  장훈 ,  김창선 ,  심은성 ,  홍원기

IPC: G06F11/20 ,  G06F11/27 ,  G06F12/00

Abstract: 본 발명은 유한 상태 머신(FSM) 및 스페어 메모리의 행과 열에 재배치할 수 있는 알고리즘을 이용하여 기존의 결함 모델뿐만 아니라 새롭게 모델링된 결함까지도 검출해 낼 수 있고 메모리 생산 과정의 안정화에 따라 좀 더 다양한 알고리즘을 선택하여 적용할 수 있는 내장 자체 테스트 회로와 검출된 결함을 효율적으로 복구하기 위한 내장 복구 회로를 제공한다. 본 발명에 따른 메모리 장치는 데이터를 저장하고 저장된 데이터를 출력하기 위한 데이터 저장부, 외부에서 입력되는 선택 신호에 대응하여 다수개의 알고리즘 중 하나를 선택하여 출력하는 알고리즘 생성부 및 알고리즘 생성부에서 출력된 알고리즘을 이용하여 데이터 저장부를 테스트하여 결함이 있는 영역을 검출해 내는 테스트 제어부를 포함한다. 본 발명은 여러 가지의 메모리를 포함하는 SOC의 경우 다양한 결함이 발생하여도 결함을 검출하여 SOC를 정상동작시킬 수 있으며 SOC 내 메모리 장치를 스페어 행과 열 메모리를 이용하여 결함을 복구하여 사용할 수 있어 메모리의 수율을 증가시킬 수 있다.
임베디드 메모리, 자가 테스트, 자가 복구, 마치 요소, 유한상태머신

公开(公告)号：KR1020080076686A

公开(公告)日：2008-08-20

申请号：KR1020070099872

申请日：2007-10-04

Applicant: 한국전자통신연구원 ,  숭실대학교산학협력단

Inventor： 박장현 ,  장훈 ,  김창선 ,  심은성 ,  홍원기

IPC: G06F11/20 ,  G06F11/27 ,  G06F12/00

Abstract: An embedded memory device and a system integrated with a programmable self-test, and a self-recovery method thereof are provided to detect a new fault model as well as a usual fault model capable of providing transparency to a user and apply more various algorithms selectively according to stabilization of a memory manufacturing process. An embedded memory(20) stores data and outputs the stored data. An algorithm generator(10) selects and outputs one of a plurality of algorithms by responding to a selection signal received from the outside. A test controller(50) detects a region including a fault by testing the embedded memory with the algorithm output from the algorithm generator. The test controller includes an address generator(80) increasing or decreasing an address of the embedded memory to be tested by receiving the MSB(Most Significant Bit) among a code received from the algorithm generator, a signal generator(70) generating a control signal for testing read/write operations of the embedded memory by receiving the remaining part of the code, and a comparator(60) determining the fault by comparing the data output from the embedded memory with reference data.

Abstract translation: 提供嵌入式存储器件和集成有可编程自检的系统及其自恢复方法来检测新的故障模型以及能够向用户提供透明度并且选择性地应用更多种算法的通常的故障模型 根据内存制造流程的稳定性。 嵌入式存储器（20）存储数据并输出存储的数据。 算法生成器（10）通过响应从外部接收到的选择信号来选择并输出多个算法中的一个。 测试控制器（50）通过使用从算法生成器输出的算法测试嵌入式存储器来检测包括故障的区域。 测试控制器包括地址发生器（80），通过从算法生成器接收到的代码中接收到MSB（最高有效位）来增加或减少要测试的嵌入式存储器的地址;产生控制信号的信号发生器（70） 用于通过接收代码的剩余部分来测试嵌入式存储器的读/写操作;以及比较器（60），通过将从嵌入式存储器输出的数据与参考数据进行比较来确定故障。