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公开(公告)号：KR100959055B1
公开(公告)日：2010-05-20
申请号：KR1020070099872
申请日：2007-10-04
Applicant: 한국전자통신연구원 , 숭실대학교산학협력단
Abstract: 본 발명은 유한 상태 머신(FSM) 및 스페어 메모리의 행과 열에 재배치할 수 있는 알고리즘을 이용하여 기존의 결함 모델뿐만 아니라 새롭게 모델링된 결함까지도 검출해 낼 수 있고 메모리 생산 과정의 안정화에 따라 좀 더 다양한 알고리즘을 선택하여 적용할 수 있는 내장 자체 테스트 회로와 검출된 결함을 효율적으로 복구하기 위한 내장 복구 회로를 제공한다. 본 발명에 따른 메모리 장치는 데이터를 저장하고 저장된 데이터를 출력하기 위한 데이터 저장부, 외부에서 입력되는 선택 신호에 대응하여 다수개의 알고리즘 중 하나를 선택하여 출력하는 알고리즘 생성부 및 알고리즘 생성부에서 출력된 알고리즘을 이용하여 데이터 저장부를 테스트하여 결함이 있는 영역을 검출해 내는 테스트 제어부를 포함한다. 본 발명은 여러 가지의 메모리를 포함하는 SOC의 경우 다양한 결함이 발생하여도 결함을 검출하여 SOC를 정상동작시킬 수 있으며 SOC 내 메모리 장치를 스페어 행과 열 메모리를 이용하여 결함을 복구하여 사용할 수 있어 메모리의 수율을 증가시킬 수 있다.
임베디드 메모리, 자가 테스트, 자가 복구, 마치 요소, 유한상태머신-
公开(公告)号：KR1020080076686A
公开(公告)日：2008-08-20
申请号：KR1020070099872
申请日：2007-10-04
Applicant: 한국전자통신연구원 , 숭실대학교산학협력단
Abstract: An embedded memory device and a system integrated with a programmable self-test, and a self-recovery method thereof are provided to detect a new fault model as well as a usual fault model capable of providing transparency to a user and apply more various algorithms selectively according to stabilization of a memory manufacturing process. An embedded memory(20) stores data and outputs the stored data. An algorithm generator(10) selects and outputs one of a plurality of algorithms by responding to a selection signal received from the outside. A test controller(50) detects a region including a fault by testing the embedded memory with the algorithm output from the algorithm generator. The test controller includes an address generator(80) increasing or decreasing an address of the embedded memory to be tested by receiving the MSB(Most Significant Bit) among a code received from the algorithm generator, a signal generator(70) generating a control signal for testing read/write operations of the embedded memory by receiving the remaining part of the code, and a comparator(60) determining the fault by comparing the data output from the embedded memory with reference data.
Abstract translation: 提供嵌入式存储器件和集成有可编程自检的系统及其自恢复方法来检测新的故障模型以及能够向用户提供透明度并且选择性地应用更多种算法的通常的故障模型 根据内存制造流程的稳定性。 嵌入式存储器（20）存储数据并输出存储的数据。 算法生成器（10）通过响应从外部接收到的选择信号来选择并输出多个算法中的一个。 测试控制器（50）通过使用从算法生成器输出的算法测试嵌入式存储器来检测包括故障的区域。 测试控制器包括地址发生器（80），通过从算法生成器接收到的代码中接收到MSB（最高有效位）来增加或减少要测试的嵌入式存储器的地址;产生控制信号的信号发生器（70） 用于通过接收代码的剩余部分来测试嵌入式存储器的读/写操作;以及比较器（60），通过将从嵌入式存储器输出的数据与参考数据进行比较来确定故障。
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公开(公告)号：KR1020120060278A
公开(公告)日：2012-06-12
申请号：KR1020100121428
申请日：2010-12-01
Applicant: 숭실대학교산학협력단
CPC classification number: H04N5/235 , G06T5/40 , G06T2207/20076 , G06T5/00 , G06T5/009 , H04N5/217 , H04N5/57 , H04N9/07 , H04N9/45
Abstract: PURPOSE: An automatic brightness controlling method of an image signal processor and an apparatus thereof are provided to control the proper brightness of an output image. CONSTITUTION: A histogram generating unit(610) generates a histogram about a brightness value of input image pixels. A cumulative distribution function operation unit(620) generates a cumulative distribution function based on the histogram. A histogram smoothing unit(630) generates a conversion function based on the cumulative distribution function. The histogram smoothing unit applies histogram smoothing according to the conversion function to the input image.
Abstract translation: 目的：提供图像信号处理器的自动亮度控制方法及其装置，以控制输出图像的适当亮度。 构成：直方图生成单元（610）生成关于输入图像像素的亮度值的直方图。 累积分布函数运算单元（620）基于直方图生成累积分布函数。 直方图平滑单元（630）基于累积分布函数生成转换函数。 直方图平滑单元根据转换函数对输入图像应用直方图平滑。
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公开(公告)号：KR1020110085701A
公开(公告)日：2011-07-27
申请号：KR1020100005619
申请日：2010-01-21
CPC classification number: G04F10/005 , H03K5/133 , H03L7/0816
Abstract: PURPOSE: A time to digital converter is provided to perform micro detection after a course is detected, thereby obtaining high time resolution, short latency, and low complexity. CONSTITUTION: A course detector(110) detects a course by a chain delay line. The course detector comprises an inverter(1121) and a plurality of flip-flops which latches the output of each inverter. A decoder and a selector(120) find a section where '1' is converted into '0' from output bits of the source detector. The decoder and the selector output a clock. A micro detector(130) performs micro detection by differential delay devices which are connected each other in parallel.
Abstract translation: 目的：提供时间数字转换器，以便在检测到课程后执行微观检测，从而获得高时间分辨率，短延迟和低复杂度。 构成：航向检测器（110）通过链延迟线检测航线。 路线检测器包括逆变器（1121）和锁存每个逆变器的输出的多个触发器。 解码器和选择器（120）找到从源检测器的输出位将'1'转换为'0'的部分。 解码器和选择器输出时钟。 微型检测器（130）通过并联连接的差分延迟器件进行微型检测。
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公开(公告)号：KR1020110070410A
公开(公告)日：2011-06-24
申请号：KR1020090127219
申请日：2009-12-18
Applicant: 한국전자통신연구원 , 한양대학교 산학협력단
IPC: H03D7/00
CPC classification number: H03D7/1441 , H03D7/1458 , H03D2200/0025 , H03D2200/0043 , H03D2200/0084
Abstract: PURPOSE: A frequency mixer is provided to improve noise figure, by increasing conversion gain frequency bandwidth. CONSTITUTION: A transconductance stage(110) outputs a current corresponding to a voltage of an RF signal. A switching stage(120) switches the current outputted from the transconductance stage in response to a local oscillator signal. A load terminal(140) is connected between the switching stage and a power source port. A current bleeding stage(130) is connected between the switching stage and power source port. The current bleeding stage has one resonance inductor to remove noise generated from a bleeding current source. A bias stage(150) has one or more current source for stable current flow on the transconductance stage.
Abstract translation: 目的：通过增加转换增益频率带宽，提供混频器来提高噪声系数。 构成：跨导级（110）输出与RF信号的电压相对应的电流。 开关级（120）响应于本地振荡器信号切换从跨导级输出的电流。 负载端子（140）连接在开关级与电源端口之间。 在开关级和电源端口之间连接有电流出流级（130）。 目前的出血阶段有一个谐振电感来消除由出血电流源产生的噪声。 偏置级（150）具有用于在跨导级上稳定电流流动的一个或多个电流源。
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Patent Agency Ranking
公开(公告)号：KR100950463B1
公开(公告)日：2010-03-31
申请号：KR1020080065069
申请日：2008-07-04
Applicant: 한국전자통신연구원 , (주)하이비젼시스템
Abstract: 모터에 의해서 움직이는 카메라로부터 입력된 영상 신호에 응답해서 영상 추적을 수행하는 영상 추적 칩 개발 장치는, 상기 카메라로부터의 상기 영상 신호를 입력받아 움직임 영상을 검출하고, 검출된 움직임 영상의 좌표 정보를 출력하는 프로세서 모듈과, 상기 프로세서 모듈로부터 출력되는 좌표 정보에 응답해서 상기 모터를 구동하는 컨트롤러, 그리고 상기 카메라로부터 출력되는 영상 신호 및 상기 프로세서 모듈로부터의 상기 좌표 정보를 디스플레이하는 퍼스널 컴퓨터를 포함한다.
NTSC/PAL 카메라, 영상 추적, SoC, FPGA-
公开(公告)号：KR100907254B1
公开(公告)日：2009-07-10
申请号：KR1020070087345
申请日：2007-08-30
Applicant: 한국전자통신연구원 , 한양대학교 산학협력단
Abstract: 본 발명에 따른 IEEE 1149.1 규격의 TAP 제어기로부터 생성되는 래퍼 제어 신호(WSC)에 따라 테스트되는 시스템-온-칩은, 하나 이상의 코어 구동 클록을 제공하는 코어 클록 생성 회로; 상기 래퍼 제어 신호(WSC)와 상기 코어 구동 클록에 응답하여 테스트 동작을 수행하기 위한 입력 경계 레지스터, 출력 경계 레지스터 및 스캔 체인을 갖는 IEEE 1500 규격의 하나 이상의 IP 코어를 포함하되, 내부 지연고장 테스트 동작시, 상기 IP 코어는 상기 래퍼 제어 신호(WSC)와 상기 코어 구동 클록에 응답하여 입력 경계 레지스터와 상기 스캔 체인과 출력 경계 레지스터들이 직렬로 연결되도록 제어하고, 상기 스캔 체인으로는 클록 게이팅 방식으로 생성된 앳-스피드 테스트 클록을 제공하는 래퍼 제어 블록을 포함한다.
상술한 구성을 통하여 본 발명의 시스템 온 칩은 IEEE 1149.1 TAP 제어기를 통해서 각 IP 코어들의 내부 지연고장 테스트를 효율적으로 수행할 수 있어 저비용 및 고효율의 시스템 온 칩을 구현할 수 있다.
IEEE 1149.1, TAP 제어기, IEEE P1500, 내부 지연 고장 테스트, At-speed test-
公开(公告)号：KR1020090056790A
公开(公告)日：2009-06-03
申请号：KR1020080066007
申请日：2008-07-08
Applicant: 한국전자통신연구원 , 주식회사 씬멀티미디어
CPC classification number: H04N19/13 , H04N19/174 , H04N19/176 , H04N19/423
Abstract: A system for decoding a VLC(Variable Length Code) and a decoding method thereof are provided to reduce gate count and reduce power consumption by uploading and using only the table information needed for a received frame. A CPU(100) receives a group picture and extracts a plurality of frames from the received group picture. A VLC decoder(200) decodes the frames received from the CPU. The VLC decoder stores table information, which is loaded from the CPU and is needed for decoding the frame, to an SRAM(210). The CPU included a picture layer(110) and a table manager(120). The picture layer decodes the group picture into a plurality of frames. The table manager receives the frame to be decoded and loads the table information to the SRAM.
Abstract translation: 提供用于对VLC（可变长度码）进行解码的系统及其解码方法，以通过仅上载和仅使用所接收的帧所需的表信息来减少门数并降低功耗。 CPU（100）接收组图像并从接收到的组图像中提取多个帧。 VLC解码器（200）解码从CPU接收的帧。 VLC解码器存储从CPU加载并且用于将帧解码所需的表信息到SRAM（210）。 CPU包括图像层（110）和表管理器（120）。 图像层将组图像解码为多个帧。 表管理器接收要解码的帧，并将表信息加载到SRAM。
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公开(公告)号：KR1020090054168A
公开(公告)日：2009-05-29
申请号：KR1020070120899
申请日：2007-11-26
Applicant: 한국전자통신연구원
CPC classification number: H04B1/16 , H03G3/3068 , H04B1/10 , H04L27/2647
Abstract: 본 발명에 따른 다중대역을 사용하는 통신 시스템의 자동 이득 제어 방법은, 수신 심볼들에 대한 신호 전력을 검출하는 단계; 상기 신호 전력의 검출에 응답하여 상기 수신 심볼들에 대한 개략 이득을 조정하는 제 1 자동 이득 제어 동작을 수행하는 단계; 그리고 상기 수신 심볼들이 전송되는 다중 대역들 각각에 대한 미세 이득을 조정하는 제 2 자동 이득 제어 동작을 수행하는 단계를 포함한다.
상술한 자동 이득의 조정에 따르면, 짧은 프리앰블을 갖는 초광대역(UWB) 무선 통신 특히, 다중대역 직교 주파수 분할 다중화 시스템의 수신기에서 미세 심볼 타이밍 동기, 주파수 옵셋 추정과 같은 동작들을 위한 시간을 확보할 수 있다.-
公开(公告)号：KR1020090053672A
公开(公告)日：2009-05-27
申请号：KR1020080066001
申请日：2008-07-08
Applicant: 한국전자통신연구원 , 주식회사 씬멀티미디어
IPC: H04N19/51 , H04N19/105
CPC classification number: H04N19/51 , H04N19/105 , H04N19/176
Abstract: 본 발명에 따른 움직임 보상기의 움직임 보상 방법은, 참조 프레임 정보를 입력받는 단계, 상기 참조 프레임 정보의 코덱에 따라 사용될 저장소의 크기 패턴을 결정하는 단계, 및 상기 결정된 저장소의 크기 패턴에 따라 상기 참조 프레임 정보에 대한 움직임 보상을 수행하는 단계를 포함한다.
H.264, 통합코덱, 저장소
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