-
公开(公告)号：KR101659840B1
公开(公告)日：2016-09-30
申请号：KR1020100021900
申请日：2010-03-11
Applicant: 삼성전자주식회사 , 연세대학교 산학협력단
CPC classification number: H03K5/1565 , G11C7/222 , H03L7/0814
Abstract: 데이터처리장치에채용가능하며, 듀티교정회로를갖는지연동기루프및 그의듀티교정방법이개시된다. 그러한듀티교정회로를구비한지연동기루프에서의듀티교정방법은, 듀티교정용클럭의제1 천이에서출력클럭의제2 천이를얼라인하고, 상기출력클럭의제1 천이에서상기듀티교정용클럭을샘플링하여듀티사이클의오차를검출한다. 듀티사이클의교정은상기검출된듀티사이클의오차에따라스큐드게이트체인을이용하여실행된다. 본발명의실시예에따르면, 딜레이미스매치에무관하게보다정확한듀티교정동작이저 비용으로달성된다.
-
公开(公告)号：KR1020110102736A
公开(公告)日：2011-09-19
申请号：KR1020100021900
申请日：2010-03-11
Applicant: 삼성전자주식회사 , 연세대학교 산학협력단
CPC classification number: H03K5/1565 , G11C7/222 , H03L7/0814 , G11C8/00
Abstract: 데이터 처리 장치에 채용 가능하며, 듀티 교정회로를 갖는 지연 동기 루프 및 그의 듀티 교정방법이 개시된다. 그러한 듀티 교정회로를 구비한 지연 동기 루프에서의 듀티 교정 방법은, 듀티 교정용 클럭의 제1 천이에서 출력 클럭의 제2 천이를 얼라인하고, 상기 출력 클럭의 제1 천이에서 상기 듀티 교정용 클럭을 샘플링하여 듀티 사이클의 오차를 검출한다. 듀티 사이클의 교정은 상기 검출된 듀티 사이클의 오차에 따라 스큐드 게이트 체인을 이용하여 실행된다. 본 발명의 실시 예에 따르면, 딜레이 미스매치에 무관하게 보다 정확한 듀티 교정 동작이 저 비용으로 달성된다.
-
公开(公告)号：KR1020110078372A
公开(公告)日：2011-07-07
申请号：KR1020090135163
申请日：2009-12-31
Applicant: 연세대학교 산학협력단
IPC: H03K3/037 , H03K3/3562
CPC classification number: H03K3/0372 , H03K3/012 , H03K3/3562
Abstract: PURPOSE: A data retention circuit is provided to improve the degree of integration by providing a data storing and restoration without an additional retention latch. CONSTITUTION: In a data retention circuit, a master latch(210) is connected to a first node(211) and a second node(212). A slave latch(220A) is connected to a third node(223) and a fourth node(224). A first switch forms a current path between the first node and the third node. A second switch forms a current path between the second Node and fourth node. A connection circuit(230) comprises the first to fourth MOS transistors(231-234).
Abstract translation: 目的：提供数据保持电路，通过提供数据存储和恢复来提高集成度，而无需额外的保留锁存器。 构成：在数据保持电路中，主锁存器（210）连接到第一节点（211）和第二节点（212）。 从锁存器（220A）连接到第三节点（223）和第四节点（224）。 第一交换机形成第一节点和第三节点之间的当前路径。 第二交换机形成第二节点和第四节点之间的当前路径。 连接电路（230）包括第一至第四MOS晶体管（231-234）。
-
公开(公告)号：KR101165730B1
公开(公告)日：2012-07-18
申请号：KR1020090135163
申请日：2009-12-31
Applicant: 연세대학교 산학협력단
IPC: H03K3/037 , H03K3/3562
Abstract: 본 발명은 슬립 모드(Sleep Mode) 이전 상태의 데이터를 저장하는 기능을 가지는 데이터 리텐션 회로에 관한 것이다. 본 발명의 실시 예에 따른 데이터 리텐션 회로는 제 1 노드 및 제 2 노드에 연결되는 마스터 래치, 제 3 노드 및 제 4 노드에 연결되는 슬래이브 래치, 상기 제 2 노드의 전압이 하이(high)인 경우에 상기 제 1 노드와 상기 제3 노드 사이에 전류 통로를 형성하는 제 1 스위치 및 상기 제 1 노드의 전압이 하이인 경우에 상기 제 2 노드와 상기 제 4 노드 사이에 전류 통로를 형성하는 제 2 스위치를 포함한다.
-
公开(公告)号：KR1020120029010A
公开(公告)日：2012-03-26
申请号：KR1020100090336
申请日：2010-09-15
Applicant: 삼성전자주식회사 , 연세대학교 산학협력단
CPC classification number: H03H11/26 , H03L7/0814 , G11C8/10 , G11C7/22 , G11C7/222
Abstract: PURPOSE: A clock delay circuit, a synchronous delay circuit, and a semiconductor memory apparatus including the same are provided to generate a thermometer code using a group bit or a shared bit, thereby reducing area consumption. CONSTITUTION: A group bit decoder(120) outputs group bits by decoding an upper bit of a control code. A share bit decoder(140) outputs shared bits by decoding the lower bit of the control code. A code output cell array(160) includes a second group including a second cell and first groups including a first cell(CELL1). The first groups output first thermometer codes by receiving the group bits and the shared bits. The first groups output second thermometer codes by receiving the shared bits. A delay line delays a clock signal inputted using the first and second thermometer codes.
Abstract translation: 目的：提供时钟延迟电路，同步延迟电路和包括其的半导体存储装置，以使用组位或共享位产生温度计代码，从而减少面积消耗。 构成：组比特解码器（120）通过解码控制码的高位来输出组比特。 共享位解码器（140）通过解码控制代码的较低位来输出共享位。 代码输出单元阵列（160）包括包括第二单元的第二组和包括第一单元（CELL1）的第一组。 第一组通过接收组比特和共享比特来输出第一个温度计代码。 第一组通过接收共享位输出第二温度计代码。 延迟线延迟使用第一和第二温度计代码输入的时钟信号。
-
Patent Agency Ranking
公开(公告)号：KR101710669B1
公开(公告)日：2017-02-27
申请号：KR1020100090336
申请日：2010-09-15
Applicant: 삼성전자주식회사 , 연세대학교 산학협력단
CPC classification number: H03H11/26 , H03L7/0814
Abstract: 본발명의실시예에따른클록지연회로는, 제어코드의상위비트를디코딩하여그룹비트들을출력하는그룹비트디코더, 상기제어코드의하위비트를디코딩하여공유비트들을출력하는공유비트디코더, 상기그룹비트들중 대응하는그룹비트와상기공유비트들을입력받아제 1 써모미터코드들을출력하는제 1 그룹들및 상기공유비트들을입력받아제 2 써모미터코드들을출력하는적어도하나의제 2 그룹을갖는코드출력셀어레이, 및상기제 1 및제 2 써모미터코드들을이용하여입력된클록을지연시키는지연라인을포함한다. 본발명에따른클록지연회로, 지연동기회로, 및ㄱ그것을포함하는반도체메모리장치는, 그룹비트혹은공유비트를이용하여써모미터코드를생성함으로써, 면적소모를줄일수 있다.
Abstract translation: 数字延迟线在其中包括多个延迟单元。 延迟线被配置为响应于编码所选择的数量的不连续的温度计代码，通过使周期信号通过选定数量的多个延迟单元来延迟在其第一输入处接收到的周期信号。 提供了一种代码转换器，其包括组位解码器，共享位解码器和代码输出单元阵列，它们被共同配置为响应二进制控制代码产生不连续的温度计代码。
-
公开(公告)号：KR1020100089584A
公开(公告)日：2010-08-12
申请号：KR1020090008897
申请日：2009-02-04
Applicant: 삼성전자주식회사 , 연세대학교 산학협력단
IPC: G11C8/00 , G11C11/407 , G11C7/22
CPC classification number: H03L7/0814 , H03K5/00006 , H03K5/133 , H03K2005/00058 , H03L7/07 , H03L7/0995 , H03L7/10
Abstract: PURPOSE: A delay locked loop and an electric device including the same are provided to prevent a harmonic locking phenomenon by generating clocks with an accurate phase delay and a constant duty ratio. CONSTITUTION: A delaying line(110) includes a plurality of delaying blocks(200 to n00). The delaying blocks functions as a ring oscillator for delaying a reference clock for a pre-set phase in response to a mode-controlling signal and an initial delay value in a locking process. An edge synthesis block(120) generates an outputting clock with a constant duty ration and frequency, which is more increased than that of the reference clock, in response to the outputted signal of the delaying blocks. A fine adjusting block(130) controls the locking operation of the outputting clock by controlling the phase delaying operation of the delaying blocks based on the phase difference of the reference clock and the outputting clock. A mode-controlling clock(140) generates the mode-controlling signal and the initial delaying value.
Abstract translation: 目的：提供延迟锁定环和包括该延迟锁定环的电气装置，以通过产生具有精确的相位延迟和恒定占空比的时钟来防止谐波锁定现象。 构成：延迟线（110）包括多个延迟块（200〜n00）。 延迟块用作环形振荡器，用于在锁定过程中响应于模式控制信号和初始延迟值来延迟用于预置相位的参考时钟。 边缘合成块（120）响应于延迟块的输出信号产生具有恒定占空比和频率的输出时钟，其比参考时钟的输出时钟更多。 微调块（130）通过基于参考时钟和输出时钟的相位差控制延迟块的相位延迟操作来控制输出时钟的锁定操作。 模式控制时钟（140）产生模式控制信号和初始延迟值。
-
公开(公告)号：KR101679755B1
公开(公告)日：2016-11-28
申请号：KR1020090005893
申请日：2009-01-23
Applicant: 삼성전자주식회사 , 연세대학교 산학협력단
Abstract: 빠른락킹타임을갖는클럭신호생성기가개시된다. 상기클럭신호생성기는 K(K는자연수)-비트제어코드를인코드하고, 인코드된 N(N은 2이상의자연수)-비트제어코드를출력하기위한코드변환기와, 다수의지연유닛들을포함하고, 인에이블신호에응답하여상기인코드된 N-비트제어코드에따라출력클럭신호를통과시키는지연유닛의개수를조절하여상기출력클럭신호의위상및 주파수각각을조절하여재생성된출력클럭신호를발생하는위상/주파수조절기를포함한다.
Abstract translation: 目的：提供一种具有快速锁定时间的时钟信号发生器，以通过使用数字DLL电路来产生频率乘以参考时钟的输出时钟信号。 构成：代码转换器（70）对K-bite控制代码进行编码。 代码转换器输出编码的N-bite控制代码。 相位/频率控制器（20）包括多个延迟单元。 相位/频率控制器控制通过输出时钟信号的延迟单元的数量。 相位/频率控制器产生再生的输出时钟信号。
-
公开(公告)号：KR101012678B1
公开(公告)日：2011-02-09
申请号：KR1020090008897
申请日：2009-02-04
Applicant: 삼성전자주식회사 , 연세대학교 산학협력단
IPC: G11C8/00 , G11C11/407 , G11C7/22
CPC classification number: H03L7/0814 , H03K5/00006 , H03K5/133 , H03K2005/00058 , H03L7/07 , H03L7/0995 , H03L7/10
Abstract: 본 발명의 실시예에 따른 지연 동기 루프는 지연 라인에 포함된 다수의 지연 블락들을 제어함으로써 기준 클락의 주파수의 체배된 주파수, 정확한 위상 지연, 및 일정한 듀티 비를 갖는 다수의 클락들을 발생할 수 있다. 또한, 본 발명의 실시예에 따른 지연 동기 루프는 초기 지연 값을 측정하여 다수의 지연 라인들에 미리 적용함으로써 고조파 잠김(harmonic locking) 현상을 방지하고 잠김 시간(locking time)을 감소시킬 수 있다.
지연 동기 루프(delay locked loop), 지연 라인(delay line), 주파수(frequency), 체배(multiplication), 듀티 비(duty ratio)-
公开(公告)号：KR1020100086594A
公开(公告)日：2010-08-02
申请号：KR1020090005893
申请日：2009-01-23
Applicant: 삼성전자주식회사 , 연세대학교 산학협력단
CPC classification number: H03L7/0814 , H03K5/131 , H03L7/091 , H03L7/099
Abstract: PURPOSE: A clock signal generator for having a fast locking time is provided to generate output clock signal of which frequency is multiplied by a reference clock by using a digital DLL circuit. CONSTITUTION: A code converter(70) encodes a K- bite control code. The code converter outputs the encoded N- bite control code. A phase / frequency controller(20) comprises a plurality of delay units. The phase / frequency controller controls the number of a delay unit passing an output clock signal. The phase / frequency controller generates a regenerated output clock signal.
Abstract translation: 目的：提供一种具有快速锁定时间的时钟信号发生器，以通过使用数字DLL电路来产生频率乘以参考时钟的输出时钟信号。 构成：代码转换器（70）对K-bite控制代码进行编码。 代码转换器输出编码的N-bite控制代码。 相位/频率控制器（20）包括多个延迟单元。 相位/频率控制器控制通过输出时钟信号的延迟单元的数量。 相位/频率控制器产生再生的输出时钟信号。
-
-
-
-
-
-
-
-
-
Search Results
10
records
(took 0.021 seconds)
