公开(公告)号：KR1020080076029A

公开(公告)日：2008-08-20

申请号：KR1020070015421

申请日：2007-02-14

Applicant: 재단법인서울대학교산학협력재단

Inventor： 서광석 ,  연성진

IPC: H01L29/778 ,  B82Y40/00

CPC classification number: H01L21/28587 ,  H01L29/42376 ,  H01L29/66462

Abstract: A T-type gate electrode for an HEMT(High Electron Mobility Transistor) and a manufacturing method thereof are provided to improve cut-off frequency characteristics of the HEMT by forming a lower region of the T-type gate electrode in a few tens of nanometers. First to third insulation layers(310,320,330) are formed on an epitaxial structure layer, which is formed by growing plural crystal layers on a semiconductor substrate. A resist pattern(410) is formed on the third insulation layer. A slant surface(440) is formed on the third insulation layer. A predetermined region of the second insulation layer is exposed. The exposed third insulation layer is removed, a slant surface is formed on the second insulation layer, and a portion of the first insulation layer is removed. The exposed region of the first insulation layer is removed. An electrode material is deposited on an etched region.

Abstract translation: 提供了一种用于HEMT（高电子迁移率晶体管）的T型栅电极及其制造方法，用于通过将T型栅电极的下部区域形成几十纳米来提高HEMT的截止频率特性 。 第一至第三绝缘层（310,320,330）形成在通过在半导体衬底上生长多个晶体层而形成的外延结构层上。 在第三绝缘层上形成抗蚀剂图案（410）。 在第三绝缘层上形成倾斜表面（440）。 露出第二绝缘层的预定区域。 去除暴露的第三绝缘层，在第二绝缘层上形成倾斜表面，并且去除第一绝缘层的一部分。 去除第一绝缘层的暴露区域。 电极材料沉积在蚀刻区域上。

公开(公告)号：KR100864181B1

公开(公告)日：2008-10-17

申请号：KR1020070015421

申请日：2007-02-14

Applicant: 재단법인서울대학교산학협력재단

Inventor： 서광석 ,  연성진

IPC: H01L29/778 ,  B82Y40/00

Abstract: 본 발명에 따른 고속 전자 이동 트랜지스터의 티(T)형 게이트 전극 형성방법은 반도체 기판에 다수의 결정층들을 성장시켜 형성된 에피 구조층의 상부에 제1절연층, 제2절연층 및 제3절연층을 형성하는 단계, 제3절연층의 상부에 레지스트 패턴을 형성하는 단계, 제3절연층에 경사면을 형성하고, 제2절연층의 소정영역을 노출시키기 위한 제1식각 단계, 노출된 상기 제3절연층을 제거하고, 제2절연층에 경사면을 형성하며, 제1절연층의 일부를 제거하기 위한 제2식각 단계, 제1절연층의 노출 영역을 제거하기 위한 제3식각 단계 및 식각으로 형성된 영역에 전극 물질을 증착하는 단계를 포함하며, 이때, 제1식각 단계는 등방성 식각을 적용하고, 제2식각 단계 및 제3식각 단계는 이방성 식각을 적용하며, 제1식각 단계의 소정영역은 노출된 제3절연층의 폭보다 좁은 폭을 가지도록 형성한다.
따라서, 본 발명은 고속 전자 이동 트랜지스터의 티형 게이트 전극 하단 영역의 폭을 수십 나노 스케일로 구현이 가능하여 고속 전자 이동 트랜지스터의 차단 주파수 특성의 향상 및 신뢰성을 향상시킬 수 있는 이점이 있다.
HEMT, T형 게이트 전극, 등방성 식각, 이방성 식각

公开(公告)号：KR100681842B1

公开(公告)日：2007-02-12

申请号：KR1020050118039

申请日：2005-12-06

Applicant: 재단법인서울대학교산학협력재단

Inventor： 연성진 ,  서광석

IPC: H01L21/336 ,  B82Y40/00

Abstract: A T-type gate electrode and a method for forming the same are provided to control easily a fine CD(Critical Dimension) of the gate electrode itself without the generation of short by using a dummy gate layer. An electronic beam resist pattern is formed on a semiconductor substrate with a buffer layer, a barrier layer, a second etch stop layer, a dummy gate layer, a first etch stop layer, a cap layer and a passivation layer(S101). The passivation layer is selectively removed by using first etching process(S102). The cap layer and the first etch stop layer are selectively removed by using second etching process(S103). A gate mask is formed in the cap layer and the first etch stop layer(S104). A recess etching process is performed on the dummy gate layer(S105). A metal film for a gate electrode is deposited on the gate mask(S106).

Abstract translation: 提供了一种T型栅电极及其形成方法，以通过使用伪栅极层而容易地控制栅电极本身的精细CD（临界尺寸），而不会产生短路。 在具有缓冲层，势垒层，第二蚀刻停止层，伪栅极层，第一蚀刻停止层，覆盖层和钝化层的半导体衬底上形成电子束抗蚀剂图案（S101）。 通过使用第一蚀刻工艺选择性地去除钝化层（S102）。 通过使用第二蚀刻工艺选择性地去除顶盖层和第一蚀刻停止层（S103）。 在盖层和第一蚀刻停止层中形成栅极掩模（S104）。 在伪栅极层上执行凹槽蚀刻工艺（S105）。 在栅极掩模上沉积用于栅电极的金属膜（S106）。