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公开(公告)号：KR100690355B1
公开(公告)日：2007-03-09
申请号：KR1020050007900
申请日：2005-01-28
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L27/02
Abstract: 본 발명은 유전체 오버행을 이용한 고주파 스위치 및 유전체 오버행을 이용한 인덕터 제조 방법에 관한 것으로서, 본 발명의 유전체 오버행을 이용한 고주파 스위치는, 기판 위에서 소스와 드레인 사이에 설치되고, 유전체로 이루어지는 다수개의 오버행; 및 상기 각 오버행 사이에 설치되는 게이트를 포함한다. 또한, 본 발명의 유전체 오버행을 이용한 인덕터 제조 방법은 기판 위에 유전체를 코팅하는 제1 단계; 상기 유전체 위에 제1 하단 스파이럴을 제작하는 제2 단계; 상기 제1 하단 스파이럴이 설치된 부분 외의 유전체를 에칭하여, 제1 오버행을 생성하는 제3 단계; 상기 유전체의 에칭된 부분에 제2 하단 스파이럴을 제작하는 제4 단계; 상기 제1 및 제2 하단 스파이럴이 설치된 기판 위에 소정 높이로 유전체를 코팅하여 평탄화하고, 하단 스파이럴과 상단 스파이럴이 전기적으로 연결되어야 하는 부분에는 비아홀을 형성시키는 제5 단계; 상기 제5 단계에서 평탄화된 유전체 및 상기 비아홀 위에 제1 상단 스파이럴을 제작하는 제6 단계; 상기 제1 상단 스파이럴이 설치된 부분 외의 유전체를 에칭하여, 제2 오버행을 생성하는 제7 단계; 및 상기 제7 단계에서 에칭된 부분 및 상기 비아홀에 제2 상단 스파이럴을 제작하는 제8 단계를 포함한다.
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公开(公告)号：KR1020060087088A
公开(公告)日：2006-08-02
申请号：KR1020050007900
申请日：2005-01-28
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L27/02
CPC classification number: H01L28/10 , H01F17/0013
Abstract: 본 발명은 유전체 오버행을 이용한 고주파 스위치 및 유전체 오버행을 이용한 인덕터 제조 방법에 관한 것으로서, 본 발명의 유전체 오버행을 이용한 고주파 스위치는, 기판 위에서 소스와 드레인 사이에 설치되고, 유전체로 이루어지는 다수개의 오버행; 및 상기 각 오버행 사이에 설치되는 게이트를 포함한다. 또한, 본 발명의 유전체 오버행을 이용한 인덕터 제조 방법은 기판 위에 유전체를 코팅하는 제1 단계; 상기 유전체 위에 제1 하단 스파이럴을 제작하는 제2 단계; 상기 제1 하단 스파이럴이 설치된 부분 외의 유전체를 에칭하여, 제1 오버행을 생성하는 제3 단계; 상기 유전체의 에칭된 부분에 제2 하단 스파이럴을 제작하는 제4 단계; 상기 제1 및 제2 하단 스파이럴이 설치된 기판 위에 소정 높이로 유전체를 코팅하여 평탄화하고, 하단 스파이럴과 상단 스파이럴이 전기적으로 연결되어야 하는 부분에는 비아홀을 형성시키는 제5 단계; 상기 제5 단계에서 평탄화된 유전체 및 상기 비아홀 위에 제1 상단 스파이럴을 제작하는 제6 단계; 상기 제1 상단 스파이럴이 설치된 부분 외의 유전체를 에칭하여, 제2 오버행을 생성하는 제7 단계; 및 상기 제7 단계에서 에칭된 부분 및 상기 비아홀에 제2 상단 스파이럴을 제작하는 제8 단계를 포함한다.
Abstract translation: 本发明涉及一种方法，用于生产具有高频开关，并与电介质悬垂突出端中的电介质的电感器，被布置成使用本发明的电介质悬垂高频开关之间，源极和漏极中，多个电介质材料制成的突出端的上方的基板; 并在每个悬挑之间提供一个门。 根据本发明的使用电介质突出端制造电感器的方法包括：第一步，在基底上涂覆电介质; 在电介质上制造第一底部螺旋的第二步骤; 蚀刻除设置有第一下部螺旋的部分以外的介电材料以产生第一突出部分的第三步骤; 在电介质的蚀刻部分上制造第二底部螺旋的第四步骤; 第五步骤，通过在设置有第一和第二下部螺旋的基板上涂覆具有预定高度的电介质，在下部螺旋和上部螺旋将要电连接的部分中形成通孔， 在第五步骤中在电介质和通孔上制造平坦化的第一上部螺旋的第六步骤; 蚀刻除设置有第一上部螺旋的部分以外的电介质材料以产生第二突出部分的第七步骤; 以及在第七步骤中在蚀刻部分和通孔上制造第二上部螺旋的第八步骤。
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公开(公告)号：KR1020100015048A
公开(公告)日：2010-02-12
申请号：KR1020080075933
申请日：2008-08-04
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L29/812
Abstract: PURPOSE: A potential well barrier transistor is provided to increase the gate Schottky turn-on voltage by using a barrier using a potential well barrier. CONSTITUTION: A buffer layer(600) is formed on a substrate. A first barrier(700) is formed on the buffer layer. A channel layer(800) is formed on the first barrier. A second barrier(900) is formed on a channel layer. The second barrier has a potential well. The second barrier is formed with the first-third semiconductor layers. The first and the third semiconductor layer are formed with a bandgap material. The second semiconductor layer is formed with the narrow bandgap material. A cap layer(1000) is formed on the second barrier.
Abstract translation: 目的：提供一种势垒阱晶体管，以通过使用势垒屏障来增加栅极肖特基导通电压。 构成：在衬底上形成缓冲层（600）。 在缓冲层上形成第一屏障（700）。 在第一屏障上形成通道层（800）。 第二屏障（900）形成在通道层上。 第二个障碍有潜力。 第二阻挡层由第一至第三半导体层形成。 第一和第三半导体层由带隙材料形成。 第二半导体层由窄带隙材料形成。 在第二屏障上形成盖层（1000）。
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公开(公告)号：KR100967847B1
公开(公告)日：2010-07-05
申请号：KR1020080029443
申请日：2008-03-31
Applicant: 재단법인서울대학교산학협력재단
Abstract: 본 발명에 의한 고주파 스위치 회로는 DC 블럭킹 커패시터(DC blocking capacitor)를 이용하여 각 트랜지스터를 DC 적으로 분리하여 오프 상태 트랜지스터를 더 deep pinch off시키고, 온 상태 트랜지스터에 최대 전류가 흐르는 바이어스를 제공한다. 또한 증식형(Enhancement mode) 트랜지스터를 사용하여 공핍형(depletion mode) 트랜지스터에 비해 같은 게이트 전압으로 더 deep pinch off시킬 수 있고 고주파 스위치가 큰 Pmax를 갖도록 한다.
고주파 스위치 회로, DC 블럭킹 커패시터, 증식형 트랜지스터-
公开(公告)号：KR100873933B1
公开(公告)日：2008-12-15
申请号：KR1020070037664
申请日：2007-04-18
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L29/778
Abstract: A high frequency transistor structure by a half self-aligned process using a T-type gate and a method for manufacturing the same are provided to sufficiently increase a distance between a gate and a drain while sufficiently reducing the gate and a source and to reduce parasitic capacitance by reducing an upper portion of the T-type gate and the drain. A method for manufacturing a high frequency transistor structure by a half self-aligned process using a T-type gate includes the steps of: forming a passivation layer(220) on a substrate(200) on which the T-type gate; forming a photo resist between a part of an upper surface of the T-type gate and a formation region of a drain(260); removing the passivation layer using the photo resist; depositing a metal layer on the substrate to form a source(250) and the drain; removing the photo resist and the metal layer on the photo resist; and selectively etching the passivation layer. The photo resist has an over hang structure, and a width of the photo resist ranges from 1 to 1000 um.
Abstract translation: 通过使用T型栅极的半自对准工艺的高频晶体管结构及其制造方法被提供以充分地增加栅极和漏极之间的距离，同时充分地减小栅极和源极并且减少寄生 通过减小T型栅极和漏极的上部来实现电容。 一种通过使用T型栅极的半自对准工艺来制造高频晶体管结构的方法包括以下步骤：在衬底（200）上形成钝化层（220），其上形成有T型栅极; 在所述T型栅极的上表面的一部分与漏极（260）的形成区域之间形成光刻胶; 使用光刻胶去除钝化层; 在衬底上沉积金属层以形成源极（250）和漏极; 去除光刻胶上的光刻胶和金属层; 并选择性地蚀刻钝化层。 光阻具有悬挂结构，并且光阻的宽度范围从1到1000μm。
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Patent Agency Ranking
公开(公告)号：KR100856667B1
公开(公告)日：2008-09-05
申请号：KR1020070009755
申请日：2007-01-31
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L21/302 , H01L21/336
Abstract: 본 발명에서는 새로운 형태의 금속 리프트 오프 방법을 제시하고, 이를 다중게이트를 사용하는 MESFET이나 HEMT소자 제조방법에 적용하여 게이트 간의 거리를 줄일 수 있는 반도체 제조방법을 제시한다. 본 발명에 의한 금속 리프트 오프 방법은 기판 상에 폴리머층을 형성하고 패터닝하는 단계, 노출된 상기 기판을 등방성 식각공정으로 식각하는 단계, 상기 기판 상에 금속층을 형성하는 단계 및 상기 폴리머층 및 상기 폴리머층 위에 형성된 상기 금속층을 제거하는 단계를 포함한다.
리프트 오프, 다중 게이트, HEMT, MESFET, 고주파 스위치-
公开(公告)号：KR100695670B1
公开(公告)日：2007-03-16
申请号：KR1020050118372
申请日：2005-12-06
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L21/3065
CPC classification number: H01L29/66462
Abstract: A method for offset wide-recess of high electron mobility transistors is provided to improve breakdown voltage characteristics between a gate and a drain by forming a wide-recess area between the gate and the drain. A first pattern for defining a wide-recess area is formed on a substrate including a channel layer(100), a barrier layer(110), a cap layer(120), and source and drain electrodes(140,130). A part of the cap layer of the wide-recess area is etched by using the first pattern as a mask. A second pattern is formed on the semiconductor substrate to define a gate area. The cap layer of the gate area is etched by using the second pattern as a mask. A gate electrode(150) is formed.
Abstract translation: 提供了一种用于高电子迁移率晶体管的偏移宽凹槽的方法，以通过在栅极和漏极之间形成宽的凹槽区域来改善栅极和漏极之间的击穿电压特性。 用于限定宽凹部区域的第一图案形成在包括沟道层（100），阻挡层（110），盖层（120）以及源极和漏极（140,130）的衬底上。 通过使用第一图案作为掩模来蚀刻宽凹部区域的盖层的一部分。 在半导体衬底上形成第二图形以限定栅极区域。 通过使用第二图案作为掩模蚀刻栅极区域的盖层。 形成栅电极（150）。
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公开(公告)号：KR101003909B1
公开(公告)日：2010-12-30
申请号：KR1020080075933
申请日：2008-08-04
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L29/812
Abstract: 본 발명은 포텐셜 웰 베리어 트랜지스터에 관한 것으로, 보다 자세하게는 넓은 밴드 갭과 좁은 밴드 갭이 형성하는 포텐셜 웰을 갖는 장벽층을 이용한 포텐셜 웰 베리어 트랜지스터에 관한 것이다.
본 발명의 이종접합층 구조를 가진 트랜지스터에 있어서, 기판 및 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하는 제 1장벽층; 상기 제 1장벽층 상에 위치하는 채널층; 상기 채널층 상에 위치하고, 포텐셜 웰을 갖는 제 2장벽층; 및 상기 제 2장벽층 상에 위치하는 캡층을 포함함에 기술적 특징이 있다.
포텐셜 웰, 이종접합구조, 장벽층, 트랜지스터-
公开(公告)号：KR1020090104157A
公开(公告)日：2009-10-06
申请号：KR1020080029443
申请日：2008-03-31
Applicant: 재단법인서울대학교산학협력재단
CPC classification number: H03K17/6871 , H03K17/693 , H04B1/44
Abstract: PURPOSE: A high-frequency switching circuit using an enhancement mode transistor is provided to turn on a channel of a power on-state transistor in a VDD which is maximal voltage of a battery in order to operate the transistor in a minimal resistor. CONSTITUTION: A high-frequency switching circuit using an enhancement mode transistor includes a first capacitor(BC1), a capacity through switch element and a capacity shunt switch element. The first capacitor is connected to one end of a high-frequency signal path, and the capacity through switch element is connected between the first capacitor and the other end of the high frequency signal path. One end of the capacity shunt switch element is connected between the first capacitor and the capacity through switch element, and the other end of the capacity shunt switch element is connected between voltage control terminals.
Abstract translation: 目的：提供一种使用增强型晶体管的高频开关电路，以使电源的最大电压为VDD的导通状态晶体管的通道，以将晶体管工作在最小电阻中。 构成：使用增强型晶体管的高频开关电路包括第一电容器（BC1），通过开关元件的容量和容量分流开关元件。 第一电容器连接到高频信号路径的一端，并且通过开关元件的电容连接在第一电容器和高频信号路径的另一端之间。 容量分流开关元件的一端连接在第一电容器和通过开关元件的电容之间，并且容量分流开关元件的另一端连接在电压控制端子之间。
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公开(公告)号：KR1020080093659A
公开(公告)日：2008-10-22
申请号：KR1020070037664
申请日：2007-04-18
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L29/778
CPC classification number: H01L29/42376 , H01L21/28587 , H01L29/66431 , H01L29/778
Abstract: A high frequency transistor structure by a half self-aligned process using a T-type gate and a method for manufacturing the same are provided to sufficiently increase a distance between a gate and a drain while sufficiently reducing the gate and a source and to reduce parasitic capacitance by reducing an upper portion of the T-type gate and the drain. A method for manufacturing a high frequency transistor structure by a half self-aligned process using a T-type gate includes the steps of: forming a passivation layer(220) on a substrate(200) on which the T-type gate; forming a photo resist between a part of an upper surface of the T-type gate and a formation region of a drain(260); removing the passivation layer using the photo resist; depositing a metal layer on the substrate to form a source(250) and the drain; removing the photo resist and the metal layer on the photo resist; and selectively etching the passivation layer. The photo resist has an over hang structure, and a width of the photo resist ranges from 1 to 1000 um.
Abstract translation: 提供通过使用T型栅极的半自对准工艺的高频晶体管结构及其制造方法来充分增加栅极和漏极之间的距离，同时充分减小栅极和源极并减少寄生 通过减小T型栅极和漏极的上部的电容。 通过使用T型栅极的半自对准工艺制造高频晶体管结构的方法包括以下步骤：在其上形成T型栅极的衬底（200）上形成钝化层（220）; 在T型栅极的上表面的一部分与漏极（260）的形成区域之间形成光刻胶; 使用光刻胶去除钝化层; 在所述衬底上沉积金属层以形成源（250）和所述漏极; 去除光致抗蚀剂和光刻胶上的金属层; 并选择性地蚀刻钝化层。 光致抗蚀剂具有过悬挂结构，光致抗蚀剂的宽度为1〜1000μm。
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