公开(公告)号：KR100869347B1

公开(公告)日：2008-11-19

申请号：KR1020060130010

申请日：2006-12-19

Applicant: 전북대학교산학협력단

Inventor： 김형석 ,  손홍락

IPC: H03M13/41

Abstract: 본 발명은 아나로그 신호처리 셀의 2 차원 배열과 멀티플렉서에 의한 고 효율 비터비 디코더 구조 및 디코딩 방법에 관한 것이다. 더욱 상세하게는 비터비 디코더의 트렐리스 다이아 그램을 구속장(constraint length)의 길이보다 1 혹은 2 단(stage)만큼 더 길게 아나로그 회로에 의해 구현하고, 입력신호 저장을 위해서 상기 아나로그 신호처리 셀의 2 차원 배열의 구현된 스테이지 수 만큼의 커패시터를 순환적으로 배치하여, 입력신호를 상기 커패시터들에 순차적으로 저장한 후, 멀티플렉서를 사용하여 가장 오래된 신호 순서에 따라 상기 아나로그 신호처리 셀의 2 차원 배열의 각 스테이지에 일시에 연결하여 디코딩을 수행하는 것을 특징으로 한다.
본 발명에 의하면, 디코딩은 하드웨어적으로 수행하게 되므로 디코딩 속도가 빠를 뿐 아니라, 디코딩을 위한 경로 메모리(Path Memory)도 불필요하며, A/D 변환기가 불필요 하므로 전력소모도 매우 작은 장점이 있다.

비터비 디코더, 아나로그 신호처리 셀, 멀티플렉서, 트렐리스 다이아그램

公开(公告)号：KR1020080056883A

公开(公告)日：2008-06-24

申请号：KR1020060130010

申请日：2006-12-19

Applicant: 전북대학교산학협력단

Inventor： 김형석 ,  손홍락

IPC: H03M13/41

CPC classification number: H03M13/6597 ,  H03M13/41 ,  H03M13/42 ,  H03M13/6502 ,  H04L1/0053

Abstract: A high performance Viterbi decoder structure with a 2-dimensional analog signal processing cell array and a multiplexer and a method thereof are provided to perform high speed decoding by executing hardware decoding using electrical signals. A high performance Viterbi decoder structure includes a 2-dimensional analog signal processing cell array, capacitors(150), and a multiplexer(250). The 2-dimensional analog signal processing cell array includes a mashed analog electronic circuit based on analog signal processing cells(110). The capacitors are implemented as much as the number of stages of the analog signal processing cells so as to store input signals. The multiplexer connects the capacitors to the 2-dimensional analog signal processing cell array based on an input sequence of information stored in the capacitors.

Abstract translation: 提供具有2维模拟信号处理单元阵列的高性能维特比解码器结构以及多路复用器及其方法，以通过使用电信号执行硬件解码来执行高速解码。 高性能维特比解码器结构包括二维模拟信号处理单元阵列，电容器（150）和多路复用器（250）。 二维模拟信号处理单元阵列包括基于模拟信号处理单元（110）的捣碎模拟电子电路。 电容器的实现与模拟信号处理单元的级数一样多，以便存储输入信号。 多路复用器基于存储在电容器中的信息的输入序列将电容器连接到二维模拟信号处理单元阵列。