公开(公告)号：KR100293307B1

公开(公告)日：2001-10-25

申请号：KR1019980016883

申请日：1998-05-12

Applicant: 전자부품연구원

Inventor： 구기덕 ,  장동석 ,  이우성 ,  성재석 ,  이규복

IPC: H01F27/00

Abstract: PURPOSE: A stacked ferrite inductor and method for manufacturing the same is provided to easily estimate an inductance value by changing turns of coil, while maintaining cross section occupied by the coil constant. CONSTITUTION: A stacked ferrite inductor comprises a first ferrite sheet unit having a plurality of first ferrite sheets(51,53,56,58) having via holes(512,532,562) connected to electrode patterns(511,531,561,581); a second ferrite sheet unit having a plurality of second ferrite sheets(52,54,55,57) having via holes(522,542,552,572), wherein the second ferrite sheets having no electrode patterns are inserted between first ferrite sheets; a conductive paste filling the via holes of first and second ferrite sheets so as to interconnect the electrode patterns; and a third ferrite sheet unit having a plurality of third ferrite sheets(1,2) disposed onto and beneath the first ferrite sheet unit, wherein third ferrite sheets have no electrode patterns.

公开(公告)号：KR100294979B1

公开(公告)日：2001-07-12

申请号：KR1019980021898

申请日：1998-06-12

Applicant: 전자부품연구원

Inventor： 구기덕 ,  장동석 ,  성재석 ,  이우성

IPC: H01Q9/27 ,  H01Q5/00 ,  H01Q13/24 ,  H01Q11/08

Abstract: 다중 대역 세라믹 칩 안테나를 개시한다. 이 다중 대역 세라믹 칩 안테나는 세라믹 유전체를 재료로 하여 직육면체로 형성되는 본체와, 본체 내부에 독립적으로 형성되는 다수의 헬리컬 도체를 포함한다. 다수의 헬리컬 도체는 나선 형상으로 형성된 하나 이상의 메인 헬리컬 도체와, 각 메인 헬리컬 도체 내부에 나선형으로 형성되는 다수의 서브 헬리컬 도체를 포함한다. 각 헬리컬 도체의 나선 회전축은 본체의 밑면과 옆면에 각각 평행하다. 각 헬리컬 도체의 길이 등을 다르게 형성함으로서 각 헬리컬 도체의 사용 주파수 대역이 달라지게 된다. 따라서 다수의 주파수 대역을 사용할 수 있으며, 크기가 작아서 휴대 단말기에 내장이 가능하고, 또한 비교적 넓은 밴드 폭을 갖는다.

公开(公告)号：KR100238778B1

公开(公告)日：2000-01-15

申请号：KR1019970054036

申请日：1997-10-21

Applicant: 전자부품연구원

Inventor： 장동석 ,  성재석 ,  구기덕 ,  이우성

IPC: H01L23/544

Abstract: 본 발명의 적층 세라믹 부품의 측면 단자 인쇄 방법은 그린 쉬트들이 적층된 적층체를 준비하는 단계와, 싱기 적층체를 가로방향으로 절단하여 복수개로 분리된 적층체들을 형성하는 단계와, 상기 분리된 적층체들을 세워서 측면을 상부로 위치시키는 단계와, 상기 측면이 상부로 위치한 분리된 적층체들을 접촉하도록 모으는 단계와, 상기 모여진 분리된 적층체의 측면에 단자를 인쇄하는 단계를 포함하여 이루어진다. 상기 적층체의 절단시 상기 적층체의 표면에 세로방향으로 칼금을 내는 단계를 더 포함할 수 있다. 본 발명의 적층 세라믹 부품의 측면 단자 인쇄 방법은 간단한 공정으로 시간과 비용의 절감효과를 얻을 수 있고, 절단선의 위치만을 변화시킴으로써 여러 크기의 적층체를 제조할 수 있다.

公开(公告)号：KR1019990079689A

公开(公告)日：1999-11-05

申请号：KR1019980012423

申请日：1998-04-08

Applicant: 전자부품연구원

Inventor： 구기덕 ,  장동석 ,  성재석 ,  이우성

IPC: H01L21/027

Abstract: 본 발명은 표면실장형 적층 세라믹 칩 부품의 제조기술에 관한 것으로 작업공수의 절감효과와 비용절감효과 및 수율을 향상시킬 수 있으며 제품의 초소형화를 가능하게 하는 적층세라믹 부품의 제조방법을 제공하는데 본 발명의 목적이 있다.
상기 목적을 달성하는 본 발명의 적층세라믹 부품의 제조공정은 그린시트 상의 외부단자 형성을 위한 입출력용 전극패턴 및 회로패턴을 형성하게될 위치에 홀을 펀칭하여 형성된 비아홀에 도전성 페이스트를 충진하는 비아홀 형성 공정과, 상기 비아홀이 형성된 그린시트 상에 정해진 회로패턴 및 이에 접속되는 내외부 전극패턴을 형성하는 공정과, 상기의 패턴형성 공정에 이어 그린시트들을 적층하여 상기 비아홀을 통해 층간 회로패턴 및 외부단자가 접속되게 하고 정해진 절단선을 따라 절단하여 그린시트 적층 칩을 형성하는 공정과, 상기 공정에서 얻어진 그린시트 적층 칩을 소성하는 공정을 포함한다.

公开(公告)号：KR1019990012955A

公开(公告)日：1999-02-25

申请号：KR1019970036537

申请日：1997-07-31

Applicant: 전자부품연구원

Inventor： 장동석 ,  구기덕 ,  이우성 ,  성재석

IPC: H01L41/083 ,  H05K3/46

Abstract: 본 발명은 복수개의 그린 쉬트들를 정렬하는 단계를 포함하는 적층 세라믹 부품의 제조방법에 있어서, 상기 그린 쉬트들간의 정렬은 상기 그린 쉬트에 복수개의 레지스트레이션 홀을 형성하고 이를 이용하여 개개의 공정에서 서로 다른 레지스트레이션 홀을 이용하여 수행한다. 본 발명은 그린 쉬트에 레지스트레이션 홀을 복수개 형성하고 각 공정별로 서로 다른 레지스트레이션 홀을 이용하여 그린 쉬트들을 정렬함으로써 정렬을 정밀하고 효과적으로 할 수 있다

公开(公告)号：KR1019990084840A

公开(公告)日：1999-12-06

申请号：KR1019980016883

申请日：1998-05-12

Applicant: 전자부품연구원

Inventor： 구기덕 ,  장동석 ,  이우성 ,  성재석 ,  이규복

IPC: H01F27/00

Abstract: 코일이 차지하는 단면적을 일정하게 하기 위하여, 코일의 역할을 하는 전극 패턴이 형성되어 있는 Ni-Cu-Zn계 페라이트 시트의 사이에 전극 패턴이 형성되어 있지 않은 Ni-Cu-Zn계 페라이트 시트가 삽입되어 있다. 이러한 중앙 페라이트 시트를 가운데에 두고 양쪽으로 전극 패턴이 없는 다수의 Ni-Cu-Zn계 페라이트 시트가 적층되어 있다. 전극 패턴이 형성되어 있는 중앙 시트 중 마지막 하나를 제외한 나머지 시트의 전극 패턴 끝에는 비어홀이 형성되어 있다. 또한, 전극 패턴이 형성되어 있지 않은 중앙 시트에는 각 시트 바로 위에 위치한 시트의 비어홀에 대응하는 위치에 역시 비어홀이 형성되어 있다. 이 비어홀 내부에는 도전성 페이스트가 채워져 있어, 각 시트에 형성된 전극 패턴이 도전성 페이스트를 통하여 전기적으로 연결된다. 이와 같이 적층형 페라이트 인덕터에서 코일이 차지하는 단면적을 일정하게 함으로써 그 단면적내에서 코일의 감은 수에 따라 예측 가능한 인덕턴스 값을 얻을 수 있다.

公开(公告)号：KR1019990034422A

公开(公告)日：1999-05-15

申请号：KR1019970056027

申请日：1997-10-29

Applicant: 전자부품연구원

Inventor： 장동석 ,  성재석 ,  구기덕 ,  이우성

IPC: H01F27/26

Abstract: 본 발명의 적층세라믹 트랜스포머의 제조방법은 제1 그린 쉬트 및 제2 그린 쉬트 상의 양단에 각각 제1 노출전극 및 제2 노출전극을 갖는 1차 코일 패턴 및 2차 코일 패턴을 인쇄한다. 이어서, 인쇄된 그린 쉬트들을 각각 페라이트 성형체에 말아서 감고, 그 외부 각각에 페라이트 그린 쉬트를 말아 제1 세라믹 코일 적층체 및 제2 세라믹 코일 적층체를 형성한다. 다음에, 상기 제1 세라믹 코일 적층체 및 제2 세라믹 코일 적층체를 각각 절단하여 1차 코일 적층체 및 2차 코일 적층체를 형성한다. 상기 1차 코일 적층체의 하부에 상기 제1 노출 전극과 접속되는 제1 인출 전극을 갖는 하부 페라이트 그린 쉬트와, 상기 2차 코일 적층체의 상부에 상기 제2 노출전극과 접속되는 제2 인출 전극을 갖는 상부 페라이트 그린 쉬트를 마련하여 적층한 후 소결한다.

公开(公告)号：KR1019990025655A

公开(公告)日：1999-04-06

申请号：KR1019970047362

申请日：1997-09-13

Applicant: 전자부품연구원

Inventor： 장동석 ,  구기덕 ,  성재석 ,  이우성

IPC: H01G4/12

Abstract: 본 발명의 적층 세라믹 부품의 제조방법은 복수개의 그린 쉬트를 압착하여 더미용 압착 그린쉬트를 형성하는 단계와, 상기 더미용 압착 그린 쉬트에 펀칭 공정으로 비아홀을 형성하는 단계와, 상기 비아홀에 금속 페이스트를 필링하는 단계와, 상기 금속 페이스트를 커버하도록 상기 더미용 압착 그린 쉬트 상에 회로 패턴을 형성하는 단계와, 상기 회로 패턴이 형성된 더미용 압착 그린 쉬트를 복수개 적층한 후 소결하는 단계를 포함한다. 본 발명의 적층 세라믹 부품의 제조방법에 의하면, 회로 패턴이 없는 더미용 그린 쉬트들을 압착한 후 비아홀 형성, 비아 필링의 공정을 한번에 행함으로써 이에 따른 시간과 비용을 절감할 수 있다.

公开(公告)号：KR100260717B1

公开(公告)日：2000-09-01

申请号：KR1019980012422

申请日：1998-04-08

Applicant: 전자부품연구원

Inventor： 구기덕 ,  장동석 ,  성재석 ,  이우성

IPC: H01L21/28

Abstract: PURPOSE: A method for manufacturing a stack ceramic coupler is provided to reduce the size of a coupler device by forming a circuit electrode on a multi-layer to obtain a long signal transmit line within a limited region. CONSTITUTION: A method for manufacturing a stack ceramic coupler fills a conductive paste in a via hole formed by punching a hole at a predetermined location on a greed sheet and then patterns an internal circuit to obtain a transmit line of a desired length. The via hole is formed in line with the via hole on the circuit green sheet and a ground electrode pattern for opening the via hole for interlayer connection is formed for interlayer shield upon stack of the circuit green sheet to form a ground green sheet. The ground green sheets in which the circuit green sheet and the ground electrode pattern are formed are alternately stacked with the via holes being matched. The stacked green sheets are cut along a predetermined cutting line.

Abstract translation: 目的：提供一种用于制造叠层陶瓷耦合器的方法，通过在多层上形成电路电极来减小耦合器件的尺寸，以在有限的区域内获得长信号传输线。 构成：制造叠层陶瓷耦合器的方法在通孔上填充导电膏，该导通孔通过在贪心片上的预定位置冲孔，然后对内部电路进行图案以获得所需长度的传输线。 通孔与电路生片上的通孔形成一致，形成用于层叠连接用开孔的接地电极图案，用于层叠电路板上的层间屏蔽，形成接地生片。 其中形成电路生片和接地电极图案的接地生片与通孔匹配交替堆叠。 堆叠的生片沿预定的切割线切割。

公开(公告)号：KR100243356B1

公开(公告)日：2000-02-01

申请号：KR1019970050370

申请日：1997-09-30

Applicant: 전자부품연구원

Inventor： 성재석 ,  장동석 ,  구기덕 ,  이우성

IPC: H01F17/00

Abstract: 본 발명의 적층 세라믹 트랜스포머는 표면에 각각 1차 코일 및 2차 코일 연결전극이 형성되고 그 측면에 외부 단자 전극이 형성된 페라이트 기판과, 상기 페라이트 기판 상에 탑재되고, 상기 1차 코일 및 2차 코일 연결전극과 연결되는 1차 코일 및 2차 코일이 형성되어 있고 가운데에 구멍을 갖는 적층 세라믹 코일과, 상기 적층 세라믹 코일 상에 탑재되고 상기 적층 세라믹 코일의 구멍에 끼워지는 돌출부을 갖는 페라이트 코어를 포함한다. 본 발명의 적층 세라믹 트랜스포머는 고주파 스위칭 트랜스포머로써 사용할 경우에도 누설자속에 의한 외부로의 전자파 노이즈의 방사문제를 해결할 수 있다.